摘要：以桌高速實(shí)時頻譜儀為應(yīng)用背景，論述了 5 Gsps采樣率的高速數(shù)據(jù)采集系統(tǒng)的構(gòu)成和設(shè)計要點(diǎn)_{． 著重分析了}采集系統(tǒng)的關(guān)鍵部分高速 ADC(analogtodigital，模 數(shù)轉(zhuǎn)換器 )的設(shè)計、系統(tǒng)采樣時鐘設(shè)計、模數(shù)混合信號完整性設(shè)計

、

電磁兼容性設(shè)計和基于總線和接口標(biāo)準(zhǔn)(PCIExpress)的數(shù)據(jù)傳輸和處理軟件設(shè)計。在實(shí)現(xiàn)了系統(tǒng)硬件的基礎(chǔ)上_． 采用 Xilinx公 司 ISE軟件的在線邏輯分析儀 (ChipScopePro)測試了 ADC和采樣時鐘的性能，實(shí)測表明整體指標(biāo)達(dá)到設(shè)

計要求。給出上位機(jī)對采集數(shù)據(jù)進(jìn)行處理的結(jié)果，表明系統(tǒng)實(shí)現(xiàn)了數(shù)據(jù)的實(shí)時采集存儲功能

關(guān)鍵詞：高速數(shù)據(jù)采集；高速 ADC：FPGA：PCIExpress

Design and implementation of5Gsps high—speed data acquisition system

WU Qiong—zhi，CAIChun—xia，DING Yi—chen，LIAO Chun-lan

(SchoolofInformationandElectronics，BeijingInstitutefo Technology，Beijing100081，China)

Abstract：Based on a high—speed real—time spectrum analyzer as application back-ground，the sampling rate for5 G sps

high。speed data acquisition system structure and key points of design is discussed，and particularly the key part ofthe

acquisitionsystem high-speed ADC (analogtodigita1)design，samplingclock system design，modulusmixedsignal integrity

design，EMC design and datatransmission andprocessing software design basingon the PCIExpressisanalyzed．Based onthe

system hardware realization，used ISE ChipScope Pro to test the ADC and the sampling clock performance，the practice proved theoveralltargetsmeetthe design requirements．Giventheuppercomputerdataprocessing results，showingthe system achieved the real-timedatastoragefunction．

Key words：high—speed signalacquisition；high—speed ADC；FPGA ；PCIExpress

高速實(shí)時頻譜儀是對實(shí)時采集的數(shù)據(jù)進(jìn)行頻譜分析．要 系統(tǒng)的原理框圖。所用 ADC型號為 EV8AQ160，8bit采樣精達(dá)到這樣的目的，對數(shù)據(jù)采集系統(tǒng)的采樣精度、采樣率和存 度，內(nèi)部集成 4路 ADC，最高 采樣率達(dá) 5 Gsps，可以工作在 多儲量等指標(biāo)提出了更高的要求。而在高速數(shù)據(jù)采集系統(tǒng)中， 種模式下[21。通過對 ADC工作模式進(jìn)行配置，ADC既可以工

ADC在很大程度上決定了系統(tǒng)的整體性能。而它們的性能又 作在采樣率為 5 Gsps的單通道模式，也可以工作在采樣率為受到時鐘質(zhì)量的影響『1。為滿足系統(tǒng)對高速 ADC采樣精 度、 2．5 Gsps的雙通道模式。模擬輸入信號 經(jīng)過 BALUN型高頻 變采樣率的要求，本設(shè)計中提出一種新的解決方案，采用型號 壓器完成單端信號到差分信號的轉(zhuǎn)換，ADC對差分信號進(jìn)行為 EV8AQ160的高 速 ADC對數(shù)據(jù) 進(jìn)行采樣；考慮到 ADC對 采樣，然后把數(shù)據(jù)送人 FPGA，F(xiàn)PGA將接 收到的數(shù)據(jù)進(jìn)行預(yù)高質(zhì)量、低抖動、低相位噪聲的采樣時鐘的要求，采用 處理后存儲到第三代雙倍速率同步動態(tài)隨機(jī)存儲器 (DDR3) AD9520為 5 Gsps數(shù)據(jù)采集系統(tǒng)提供采樣時鐘。為保證系統(tǒng) 中，需要對采集的數(shù)據(jù)進(jìn)行后續(xù)處理時，將數(shù)據(jù)從 DDR3中的穩(wěn)定性，對模數(shù)混合信號完整性和電磁兼容性進(jìn)行了分 取出，并通過 PCIExpress傳送給上位機(jī)，上位機(jī)對數(shù)據(jù)進(jìn)行析。對 ADC和時鐘性能進(jìn)行測試，并給出上位機(jī)數(shù)據(jù)顯示結(jié) 處理后顯示 整個硬件系統(tǒng)僅采用一片 FPGA來處理，并作.............篇幅有限，更多精彩請關(guān)注下

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 5Gsps高速數(shù)據(jù)采集系統(tǒng)的設(shè)計與實(shí)現(xiàn).pdf