65nm FPGA向多模無線基站為代表的高端應(yīng)用滲透

隨著TD-SCDMA進(jìn)入大規(guī)模商業(yè)實驗，WiMAX加入ITU成為第4個3G標(biāo)準(zhǔn)，愛立信率先完成LTE全鏈路高速傳輸試驗，IMT-Advanced 開始提案征集，移動通信越來越多地呈現(xiàn)了多標(biāo)準(zhǔn)共存的局面。在現(xiàn)實中則往往在一個站址上，同時有小靈通、CDMA、GSM、TD-SCDMA等多種標(biāo)準(zhǔn)的基站。如何降低研發(fā)生產(chǎn)成本，降低建設(shè)、運營、維護(hù)和升級成本，就成為設(shè)備廠商和運營商所面臨的共同課題。對此，基站設(shè)備廠商提出面向全I(xiàn)P化多模無線基站，實現(xiàn)GSM、UMTS、CDMA、WiMAX多模塊多模式基站，從而可以實現(xiàn)平滑演進(jìn)，從現(xiàn)有TD-SCDMA、WCDMA等3G標(biāo)準(zhǔn)平滑升級到HSDPA/HSUPA甚至LTE等后3G標(biāo)準(zhǔn)。

FPGA 類高性能可編程邏輯器件，正是多模無線基站的最佳構(gòu)建平臺之一。Xilinx率先發(fā)布和量產(chǎn)的65nm平臺FPGA，則以大量先進(jìn)技術(shù)和全新的設(shè)計有效增加了系統(tǒng)產(chǎn)品的生命周期并滿足了3G、LTE、IMT-Advanced等移動通信標(biāo)準(zhǔn)和高性能處理設(shè)備對更多功能、性能、功耗和綜合成本的苛刻要求。

更大容量、更高性能

盡管DSP的工作時鐘頻率已經(jīng)提升到GHz量級，但還是無法滿足高端應(yīng)用系統(tǒng)對實時性的要求。換句話說，算法復(fù)雜度與傳統(tǒng)DSP的性能之間一直存在著落差。而且，隨著3G及LTE、IMT-Advanced等未來移動通信技術(shù)的出臺，通信系統(tǒng)中的MIMO、OFDM、LDPC等無線算法和AVS等實時視頻編譯碼算法的復(fù)雜度直線上升，使得這種落差呈進(jìn)一步擴(kuò)大態(tài)勢。

傳統(tǒng)上，這一落差是由專用信號處理芯片(ASIC或ASSP)來進(jìn)行彌補(bǔ)。不過，F(xiàn)PGA憑借高度的靈活性和近些年來性能的提升以及功耗的改善，特別是近兩年的時間內(nèi)采用65nm工藝的高性能FPGA的推出，加快了自身向這塊DSP無法覆蓋的信號細(xì)分市場滲透的速度。筆者以Xilinx的Virtex 5為例進(jìn)行闡述。

Virtex-5系列所采用的6輸入LUT ExpressFabric技術(shù)在將性能提升了2個速度級別同時使動態(tài)功耗降低了35%，面積縮小 45%，總邏輯單元數(shù)多達(dá) 330,000個。同時，Virtex 5高達(dá)11.6 Mbit 的靈活嵌入式 Block RAM，可以以高達(dá) 550 MHz的工作速率運行。每個Block RAM模塊最高可存儲 36 Kbit 數(shù)據(jù)，可以配置成工作頻率為 550 MHz的FIFO而無需消耗邏輯資源，或配置為雙端口 RAM以增加帶寬，還可以級聯(lián)增加實現(xiàn)更大存儲器。

為了滿足設(shè)計師對多通道、高性能DSP算法加速的需要，所有 Virtex-5 系列都提供大量增強(qiáng)嵌入式型DSP48E slice塊，在更大的動態(tài)范圍內(nèi)實現(xiàn)48位全精度結(jié)果而無需消耗邏輯結(jié)構(gòu)資源；DSP48E Slice 支持專門的布線所實現(xiàn)的加法鏈結(jié)構(gòu)突破了加法樹的性能瓶頸。特別在面向信號處理的SXT 平臺上的 Slice更多達(dá) 6?0 個，可以工作在550 MHz，實現(xiàn) 352 GMACS 的性能。同時每個 DSP48E Slice 在翻轉(zhuǎn)率為 38% 的情況下，功耗僅為 1.38 mW/100 MHz，比90nm器件降低了40%。

更高的I/O速率，支持更多I/O標(biāo)準(zhǔn)

雖然現(xiàn)代電子系統(tǒng)互連越來越趨向于串行交換式互連網(wǎng)絡(luò)，但對差分或單端并行I/O也有越來越高的性能要求。如LTE通信系統(tǒng)中采用的MIMO技術(shù)可能需要系統(tǒng)FPGA同TI公司串行LVDS輸出的4通道14bit 125 MSPs ADC芯片互連，單差分對最高數(shù)據(jù)率可能高達(dá)1.04Gbps，對FPGA提出了很高的要求；通信系統(tǒng)中大量采用DDR2、DDR3、QDR2等高時鐘速率存儲器實現(xiàn)對高速信號和分組數(shù)據(jù)的緩存處理，也需要FPGA提供有效的互連接口。

可靠的源同步數(shù)據(jù)采集是構(gòu)建高性能并行接口時所面臨的最為關(guān)鍵、困難的挑戰(zhàn)，需要妥善處理時鐘、數(shù)據(jù)線間的Skew以及信號間的噪聲和串?dāng)_。如果一款器件能實現(xiàn)：1.25 Gbps的差分I/O 或 800 Mbps 單端 I/O 互連；能在寬電壓、速度范圍內(nèi)支持40多種高性能I/O標(biāo)準(zhǔn)協(xié)議和定制電氣標(biāo)準(zhǔn)協(xié)議；能夠確保時鐘和數(shù)據(jù)對齊時序要求，簡化源同步接口設(shè)計，輕松做到高性能源同步并行或存儲器接口，則將是非常理想的。Xilinx的Virtex 5是通過利用增強(qiáng)型SelectIO塊、ChipSync 技術(shù)和Sparse chevron 封裝技術(shù)、接地管腳的分配方法實現(xiàn)上述性能指標(biāo)：在確保時鐘位于數(shù)據(jù)有效窗口的中央，實現(xiàn)可靠的讀數(shù)據(jù)采集的同時更好的控制同步開關(guān)輸出（SSO）噪聲。Virtex 5 的推出為設(shè)計師實現(xiàn)系統(tǒng)互連最大帶寬提供了足夠的設(shè)計靈活性。例如使用DDR2 SDRAM實現(xiàn)高達(dá)384 Gbps的存儲器帶寬。

在傳統(tǒng)無線基站和嵌入式信號處理系統(tǒng)中，多個FPGA及信號處理器件主要通過總線或用戶專用互連結(jié)構(gòu)。但總線結(jié)構(gòu)存在性能限制，難以滿足高性能系統(tǒng)的需要；而專用系統(tǒng)則難以滿足互連互通的需要。因此，基于串行交換互連，以Serial RapidIO、PCI Express、GE為代表的嵌入式互連網(wǎng)絡(luò)逐步進(jìn)入無線基站和高性能處理系統(tǒng)。而處于多�；�站和系統(tǒng)集成平臺中心位置的FPGA，需要直面高速串行互連的需求。

Virtex 5所采用的全新 RocketIO GTP 千兆位級串行收發(fā)器設(shè)計和SelectIO并行I/O技術(shù)實現(xiàn)了新興串行標(biāo)準(zhǔn)和現(xiàn)有并行標(biāo)準(zhǔn)間的靈活橋接，支持操作范圍介于100Mbps 到 3.75Gbps之間的所有常見串行互連接口標(biāo)準(zhǔn)協(xié)議并可在單個 FPGA 中實現(xiàn)多個標(biāo)準(zhǔn)或定制協(xié)議（如sRIO、PCIe、FE/GE、FC、SAS、SATA等）。RocketIO GTP的可調(diào)整發(fā)送預(yù)加重和接收均衡技術(shù)，可以驅(qū)動超出40” 的背板，在惡劣通道上實現(xiàn)可靠的接收。

Virtex 5采用嵌入式PCIe模塊將多種功能集成到單個65nm FPGA的方式來實現(xiàn)。Virtex-5 FPGA平臺內(nèi)置增強(qiáng)型PCI Express端點模塊，可以實現(xiàn)處理層、數(shù)據(jù)鏈路層和物理層功能，支持 1、2、4 或 8通道。

Xilinx在對硬IP和軟IP進(jìn)行比較之后，在Virtex 5系列中采用了嵌入提升用戶有效邏輯使用率和降低系統(tǒng)功耗的硬IP的方式來實現(xiàn)GE、PCIe等串行互連標(biāo)準(zhǔn)。例如×8模式的PCIe硬核可以比其他廠商FPGA以軟核形式實現(xiàn)的降低至少1.5W的功耗。

Xilinx 65nm 平臺FPGA包含多個符合IEEE 802.3標(biāo)準(zhǔn)的嵌入式10/100/1000 Mbps以太網(wǎng)MAC模塊：內(nèi)置式硬IP為每個以太網(wǎng)MAC釋放大約1800個邏輯單元；所提供的可編程PHY接口同時支持標(biāo)準(zhǔn)的MII/GMII和使用RocketIO收發(fā)器時的SGMII接口；當(dāng)使用RocketIO收發(fā)器時，可以實現(xiàn)1000 Base-X的單芯片解決方案并廣泛應(yīng)用于AMC、ATCA和MicroTCA等新興系統(tǒng)結(jié)構(gòu)標(biāo)準(zhǔn)；由于已經(jīng)通過UNH測試認(rèn)證的兼容性和互操作能力，因此減少了系統(tǒng)的設(shè)計和驗證工作量。

Xilinx的Virtex 5系列具有低歪斜、低抖動的差分時鐘結(jié)構(gòu)，可以達(dá)到550MHz的工作頻率，再加上更加靈活的時鐘管理管道結(jié)合了新型 PLL 和DCM（數(shù)字時鐘管理器），使得該器件在保證了去Skew實現(xiàn)低時鐘抖動的前提下同時確保了高精度和控制靈活性，極大地提高了時鐘系統(tǒng)的性能。

Xilinx利用65nm工藝的100Mbps–3.75Gbps收發(fā)器、集成式接口模塊和通過預(yù)驗證PCI Express、三模以太網(wǎng)模塊及其他IP，不僅可以輕松快速滿足創(chuàng)建板級、背板級和系統(tǒng)級的互連需要，也滿足新一代通信、信號處理、圖形、存儲、網(wǎng)絡(luò)交換和I/O器件上的需要，而且還將設(shè)計風(fēng)險降至最低，節(jié)省了在早期的ASSP和ASIC中的投資。