基于FPGA嵌入式系統(tǒng)的雷達信號模擬器

在現(xiàn)代雷達系統(tǒng)的研制和調試過程中，對雷達性能和指標的測試是一個重要環(huán)節(jié)，在這個環(huán)節(jié)中，利用模擬目標信號的方式與外場實測相比具有花費少、可重復和靈活性高的優(yōu)勢。實際的雷達在接受目標回波時，回波中的雜波和噪聲是很大的，甚至有些時候可以淹沒目標回波信號。但是，在人為地對雷達進行測試時，有時只對雷達的某個和某些參數(shù)感興趣，希望在回波中表征感興趣的參數(shù)強一些，這時就應該在回波中去掉雜波和噪聲的影響，而這在實際的外場試飛過程中是不可能實現(xiàn)的，這也是雷達信號模擬器對場外試飛的一大優(yōu)勢。

FPGA作為高性能數(shù)字信號處理系統(tǒng)中的關鍵部件，在雷達信號模擬和雷達信號采集等方面有著巨大的開發(fā)潛能，采用這些技術對雷達系統(tǒng)和環(huán)境進行模擬，可重復性高，可以多次模擬同一情況下雷達的性能，便于分析。目前對雷達信號模擬器的研究比較多，通用的方式是軟硬件相結合，使系統(tǒng)既有很大靈活性又可以滿足信號實時輸出的要求。以往的設計中FPGA一般用來控制整個系統(tǒng)的時序，本設計采用集成微處理器的FPGA，同時完成信號模擬和時序控制的功能，改變了以往信號處理DSP+FPGA中FPGA作為協(xié)處理器的模式[1-3]。整個設計僅需要具有嵌入內核的FPGA和簡單的外圍電路，使系統(tǒng)的集成度更高，由于FPGA在信號處理中并行處理的優(yōu)勢，系統(tǒng)實時性強。系統(tǒng)采用工業(yè)標準的總線結構以及模塊化設計，具有良好的通用性、兼容性以及可擴充性。

1 系統(tǒng)組成

1.1 雷達信號的模擬

雷達信號模擬模塊(如圖1)主要完成對雷達中頻和視頻模擬。其中中頻信號模擬可以模擬產生雷達中頻線性調頻脈沖信號，視頻信號模擬可以模擬一路非相參視頻信號或兩路相參視頻信號。雷達信號模擬模塊內部包括：天線控制、觸發(fā)控制、波門控制以及信號產生等子模塊。天線控制模塊根據(jù)天線參數(shù)產生天線掃描信號；觸發(fā)控制模塊根據(jù)觸發(fā)信號參數(shù)產生周期性的觸發(fā)脈沖信號；波門控制模塊根據(jù)天線掃描信號、觸發(fā)脈沖信號以及目標方位、仰角和距離參數(shù)在指定方位、仰角和距離上選通波門輸出目標信號，信號產生模塊根據(jù)參數(shù)設置產生對應幅度。

1.2 雜波的模擬

雜波是雷達回波的重要組成部分，只有對雜波有效的建模，并將其疊加在目標信號上，才能使模擬出的雷達回波更接近真實情況。通常該模型用統(tǒng)計隨機過程來描述。雜波的模擬有2種途徑：(1)利用Matlab在電腦上產生。首先根據(jù)雷達環(huán)境和被測雷達參數(shù)，選擇合適的雜波模型以及統(tǒng)計特征參數(shù)，建立雜波數(shù)據(jù)庫；然后在計算機中利用零記憶非線性變換法產生雜波隨機序列[4]。目前最常用的雜波幅度分布模型有韋布爾模型、對數(shù)正態(tài)模型和K分布模型，設計中產生表示雷達雜波幅度的N個數(shù)據(jù)樣本Z1，Z2，…ZN，這些樣本具有上述某種給定的概率分布和任意給定的功率譜，將這些隨機樣本序列在磁盤上保存下來。PC機上實現(xiàn)隨機序列，具有幅度分布和頻譜特性可選擇的優(yōu)點。(2)利用線性反饋移位寄存器（LFSR）產生隨機的數(shù)字噪聲。LFSR可以被視為一個線性移位寄存器組，并且每個寄存器的輸入都是它前一個寄存器輸出的一個線性函數(shù)。在FPGA中設計一個16 bit隨機數(shù)字噪聲模擬模塊，此序列發(fā)生器的初始值為0XFFFF，數(shù)字噪聲信號的周期為216-1=65 535。基于硬件實現(xiàn)的隨機序列，具有循環(huán)周期長、隨機性好、資源消耗少的優(yōu)點。

在實時模擬時，基于雷達天線波束與雜波區(qū)域幾何關系，用戶可以根據(jù)情況選擇使用哪種方法產生隨機序列，通過硬件和軟件系統(tǒng)直接模擬雷達的雜波回波信號。

1.3 干擾信號的模擬

雷達干擾信號的模擬能夠模擬真實戰(zhàn)場環(huán)境下的一些干擾信號，包括噪聲干擾以及欺騙性干擾，從而可實現(xiàn)對雷達抗干擾性能的檢測。噪聲干擾包括多普勒噪聲干擾、瞄準式噪聲干擾、調頻噪聲干擾；欺騙干擾包括距離欺騙、速度欺騙、假目標等。

噪聲干擾信號的形式比較復雜，主要是通過上位機產生對應的數(shù)據(jù)，以文本的形式存儲下來。在配置FPGA時，將文本文件作為ROM的初始化文件，在編程過程中以查表的形式生成噪聲干擾信號。

對脈沖雷達距離信息的欺騙主要是通過對收到的雷達照射信號進行延時調制和放大轉發(fā)來實現(xiàn)。由于單純的距離質心干擾造成的距離誤差較�。ㄐ∮诶走_的距離分辨單元），所以對脈沖雷達距離信息的欺騙主要采用距離假目標干擾和距離波門拖引干擾。距離假目標干擾的模擬在FPGA中體現(xiàn)出來的就是2組重復頻率不同的脈沖串，2組脈沖串之間的時間差就對應著延時調制，可以通過計數(shù)器控制2個脈沖之間的延遲調制。波門拖引干擾時，通過FPGA控制脈沖寬度和對應的功率水平，最終將目標回波脈沖分為2個脈沖，且假目標的功率水平比真實目標的功率水平要高。

1.4 實測數(shù)據(jù)的信號重構

國內在雷達數(shù)據(jù)采集方面的研究日趨成熟，基于PCI、USB接口的數(shù)據(jù)采集系統(tǒng)都能滿足雷達中視頻采樣的要求，而且可以根據(jù)需要將采集的數(shù)據(jù)存盤或軟件實時回放處理[5-7]。本系統(tǒng)解決的問題是將系統(tǒng)采集到的數(shù)據(jù)或磁盤陣列上存儲的其他系統(tǒng)采集到的雷達實測數(shù)據(jù)通過模擬系統(tǒng)重構出雷達回波信號，做到真實環(huán)境的可重復再現(xiàn)，為雷達接收系統(tǒng)性能的檢測提供了有利條件。信號重構過程需要知道雷達回波采樣時的采樣率，保證模擬系統(tǒng)DA信號輸出的速率與數(shù)據(jù)采集時的采樣速率一致，避免采集和恢復速率的不匹配造成雷達信號的非線性失真。同時實測數(shù)據(jù)幀的組成形式必須是已知的，這樣才能提取雷達信號的同步、方位、仰角等信息，將對應的幅度信息與方位、仰角同步。

2 具體實現(xiàn)

2.1 硬件設計

FPGA采用的是Xilinx公司的100萬門FPGA芯片XC3S1000，其配置芯片為Xilinx公司的4 MB容量PROM芯片XCF04S，以主動串行方式對FPGA進行上電配置。AD、DA分別為ADI公司12位105 MS/s高速模/數(shù)轉換芯片AD9432與14位105 MS/s高速數(shù)/模轉換芯片AD9764。SRAM采用Cypress公司的256k×16 bit SRA。

M芯片CY7C1041用于對數(shù)據(jù)進行大容量緩存，以滿足USB的傳輸需要。USB控制器選用Cypress公司的EZ-USB FX2系列USB2.0芯片CY7C68013，封裝為PQFP128。它支持USB2.0高速傳送，最高速率可達480 Mb/s。系統(tǒng)框圖如圖2所示。

2.2 FPGA程序設計

FPGA程序主要包括雷達信號模擬模塊、雷達信號采集與傳輸控制模塊和SDK中Microblaze的控制與參數(shù)傳遞模塊。雷達信號模擬模塊主要完成對雷達中頻/視頻和雜波信號的模擬，為雷達的接收系統(tǒng)和信號采集模塊提供自檢測試信號。雷達信號采集與傳輸控制模塊主要完成對雷達中頻/視頻信號的采集與傳輸控制，該模塊為系統(tǒng)真實回波的模擬提供了實測數(shù)據(jù)。參數(shù)的傳遞主要由兩部分組成：上位機的信號參數(shù)輸入或信號模擬系統(tǒng)自帶的鍵盤掃描輸入與Microblaze核之間的參數(shù)傳遞；Microblaze將對應的輸入?yún)��?shù)通過中斷調用的形式傳遞給信號或雜波產生模塊。在ISE 9.1環(huán)境下通過VHDL硬件語言產生脈沖、LFM等信號，利用EDK 9.1的附件將在ISE 9.1中產生的信號模塊轉化為對應的IP核[8]。在EDK開發(fā)中，可以將在ISE中產生的信號模擬的IP核直接添加到工程中，IP核和Microblaze處理器之間通過OPB總線實現(xiàn)信號參數(shù)和中斷信號的傳遞，使整個開發(fā)過程模塊化。基于FPGA的嵌入式系統(tǒng)設計的EDK開發(fā)中有硬件模塊設計和軟件控制2個部分，使整個系統(tǒng)兼容了FPGA并行處理的高速率和軟件編程的簡潔。