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為了解決相關的質量和測試成本問題，正在研究新的測試設計（DFT）技術和其他測試方法。特別是AC掃描和內裝自測試（BIST）/環(huán)回技術，正在日益用于改善器件高速部分與定時有關的失效。
這些增強結構的測試開發(fā)，最后是否需要千兆赫數(shù)據(jù)率高速自動測試設備（ATE）？高速ATE系統(tǒng)中的高速功能和參量測試將來技術上是否繼續(xù)需要？經(jīng)濟上是否合理等問題會隨之而產(chǎn)生。
納米制造缺陷及后果
改變缺陷特性的一個例證是大量增加與定時有關的故障。這往往在高頻導致故障，如固定性故障。與DC故障比較，相關的定時問題只能通過高速測試來檢測。
隨著器件尺寸的減小，晶體管關鍵參量（如柵氧化層厚度、閥值電壓，有效晶體管長度，漏電流）隨之增大靜態(tài)變率。這都會影響定時。
這在本質上會導致器件寄生參量非理想定標和非理想印刷板走線的變率。這些因素會使芯片速度和功耗導致大的變化。
電容串擾效應和RC內連延遲會進一步惡化小規(guī)模器件的高速性能。內連引起的傳播延遲支配晶體管柵極延遲。這種效應會影響器件性能。
對于這些復雜的納米器件，其傳統(tǒng)高速功能測試是針對信號完整性問題（如IR壓降，感性干擾，襯底耦合，電移），這些問題不可能用電流仿真技術展示。高速測試也可達到所需的定時關閉。
新納米設計的產(chǎn)品直線上升期間，低產(chǎn)出往往是個問題，因為缺陷對應用比從前的技術有更強的依賴性。需要更全面的測試來達到產(chǎn)品器件所需的質量水平。與DFT能力一起，高速功能測試為了解新制造工藝固有的故障機構提供主要的反饋環(huán)路。
SOC設計中的同步問題
系統(tǒng)寬時鐘同步是大量納米設計的主要問題之一。當高速設計的最小時鐘周期減小時，裸片尺寸仍保持大的，這是因為更多元件集成在同一裸片上。因此，與內連延遲大約成正比的有關時鐘歪斜變成時鐘周期的重要部分，而同步設計中的跨芯片通信需要一個時鐘周期以上時間。
采用復雜的時鐘去歪斜技術來解決這些問題。在大量的設計中，新的方法，如整體異步局部同步（GALS）結構正在替代通常的定時方法。然而，在SOC設計中不同域之間的數(shù)據(jù)傳輸仍然必須重新同步。高速功能測試可解決這類同步問題，但其他高速方法（如AC掃描）不能解決這類同步問題。
高速I/O測試問題
現(xiàn)在，高性能SOC設計包含大量不同的高速I/O總線和協(xié)議。可以看到不同信號傳輸類型的廣泛混合，從同步雙向到單向信號傳輸和單端到低壓差分信號傳輸。具有分離時鐘信號的傳統(tǒng)寬、并行、源同步總線結構正在被窄、串行、嵌入式時鐘技術替代。在器件的接收器口用具有時鐘和數(shù)據(jù)恢復（CDR）單元的串行器/解串器（SerDes）從輸入數(shù)據(jù)流中提取時鐘信號。
PC芯片組器件是混合I/O類型的例證（圖1）。例如，PCIExpress和S-ATA都用具有單向低擺幅差分信號傳輸?shù)那度胧綍r鐘技術。PCI Express可包含運行在2.5Gb/s數(shù)據(jù)率下的32個通道，而S-ATA在1.5Gb/s或3Gb/s只支持一個通道。
相反，DDR存儲接口和Intel的前端總線（FSB）結構現(xiàn)在采用單端、雙向、源同步技術。現(xiàn)在FSB的800Mb/s數(shù)據(jù)率可望很快增大到1066Mb/s,甚至可達到1.6Gb/s。
為了適應這種硬件變化和不定的行業(yè)定時，需要有靈活的測試設備。需要幾百高速引腳，但是，多時鐘域也工作在不固定的速率，因為不同的接口必須同時測試。
SerDes宏單元大量集成到消費類SOC器件中，這會帶來與I/O有關的復雜測試問題，例如，與抖動有關的廣延參數(shù)測試。對于高集成SOC器件，這些測試似乎是更重要的，因為它們大量的芯核可能對有效的關閉芯片數(shù)據(jù)傳輸有負面沖擊。
高集成數(shù)字ATE通道比傳統(tǒng)機架或混合信號儀器更適合于參量測試。需要幾千兆赫的輸入模擬帶寬、低的固有系統(tǒng)抖動和高定時精度。因為它是針對所有這些測試問題，所以，高速功能測試對于芯片正確邏輯和電氣性能的驗證仍將是主要工具。這是高速器件調試和特性鑒定期間兩個主要的任務。
全速度功能測試和全速度DFT共存
隨著測試成本的繼續(xù)降低，裸片上測試能力資源的廣泛開發(fā)和應用不斷向前推進。為了檢驗相關定時間題，日益采用傳輸故障的全速度結構測試、關鍵通路的通路延遲測試和BIST/環(huán)回技術。
結構全速度方法的一個例子是AC掃描，而EDA工具中對AC掃描的支持不斷改進。然而，AC掃描測試期間的開關動作與功能測試是完全不同的，正是由于此原因，這不可以模擬真實的應用條件。因此，這樣的方法需要的實際功能測試的廣延相關性。
甚至有良好的相關性，仍然會有其他可能的問題，導致成品率損失增加或測試漏失。
不精確的延遲測試可能是成品率損失和測試漏失的另一個原因。只有幾十皮秒的延遲通路測量誤差相當于內部時鐘周期的5%。至今不知道對延遲通路測量加容限測試的方法，所以，這些誤差可導致成品率損失或測試漏失。
把片上BIST結構與串行環(huán)回方法相結合是全速度產(chǎn)品測試的另一種流行技術，特別是對于SerDes I/O單元的測試。用專門的ATE環(huán)回卡（如Agilent93000 BIST Assist6.4）可增強測試范圍，除基本功能測試外也支持參量測量（圖2）。
盡管DFT或其他低成本技術對于高速器件的很多高頻I/O特性是最經(jīng)濟的測試方案，但仍然對ATE有較強的要求，希望它能提供全速度激勵和捕獲，特別是在產(chǎn)品定型前更是這樣。當DFT完全取代全速度功能測試時，可達到的故障覆蓋率趨于折衷。這可能是一種潛在的風險，特別是對于把工藝技術推至極限的新I/O技術而言。
另外，DFT仍然是一種成熟的技術，而不同的硅供應商遵循不同的DFT開發(fā)戰(zhàn)略�；诖嗽颍俣菵FT不是一貫的跨業(yè)界實現(xiàn)。甚至在生產(chǎn)中，在可預測的將來，整個業(yè)界將不希望用全速度DFT完全替代全速度功能測試。
高速ATE通道的關鍵要求
對于設計特征，ATE高速驅動和捕獲能力必須配合高定時的精度。同等重要的是，必須提供的ATE功能是經(jīng)濟的，因為半導體廠家面對巨大的成本壓力。
高速ATE要求如下：
·高度靈活性：其能力包括各種不同的I/O類型。
·完全可量測性：其能力包括所需速度的整個范圍和所需的引腳資源。數(shù)據(jù)率范圍從幾百兆赫到幾千兆赫，所需引腳數(shù)高達2000引腳。
·高性能：高精度和快速吞吐量。
·多時鐘域支持。
·負擔得起的成本。
結語
不管現(xiàn)在的進展如何，全速度結構和BIST基環(huán)回測試不大可能解決與納米制造缺陷相關定時的所有問題。隨著大多數(shù)產(chǎn)品壽命周期變得越來越短，而檢驗和最佳化DFT電路達到必須的水平變得更加困難。
很多情況下，DFT基技術將與有限數(shù)的功能全速度圖形共存，這可填充僅DFT技術的漏失測試范圍。因此，可提供高速、高密度和高度通用的ATE將仍然是獲得成功半導體制造的關鍵。（彭京湘）
圖1 具有存儲器橋（北橋）和I/O橋（南橋）的Intel基PC芯片組結構
圖2 BIST環(huán)回測試方法與專用ATE環(huán)回卡結合
