800 Mb/s高速解調(diào)器的定時(shí)恢復(fù)算法及實(shí)現(xiàn)研究

1 引 言

跟蹤與數(shù)據(jù)中繼衛(wèi)星系統(tǒng)(TDRSS)是在航天技術(shù)領(lǐng)域?qū)崿F(xiàn)天地一體化綜合信息網(wǎng)的重要組成部分，他在軍事戰(zhàn)略、戰(zhàn)術(shù)和民用方面均具有重要地位和廣闊的發(fā)展前景。就其高速數(shù)據(jù)傳輸業(yè)務(wù)來講，天上中、低軌道用戶航天器和數(shù)據(jù)中繼同步衛(wèi)星與地面上終端站構(gòu)成一個(gè)實(shí)時(shí)的、寬帶的大地?cái)?shù)據(jù)傳輸鏈，其數(shù)據(jù)速率從40 Mb/s到幾再M(fèi)b/s，甚至將來更高的Gb/s水平。這就需要一個(gè)高速數(shù)據(jù)的寬帶傳輸?shù)恼{(diào)制解調(diào)信道。

在數(shù)字接收系統(tǒng)中，為了正確恢復(fù)出發(fā)送端的符號(hào)信息，必須做到定時(shí)同步。定時(shí)同步恢復(fù)技術(shù)是無線通信的關(guān)鍵技術(shù)之一，對(duì)接收機(jī)的整體性能有直接影響。定時(shí)誤差的提取方法有很多，大體可以分為兩種：數(shù)據(jù)輔助(DA)和非數(shù)據(jù)輔助(NDA)。在高速數(shù)傳系統(tǒng)中，一般都采用的是非數(shù)據(jù)輔助算法，他具有快速捕獲定時(shí)誤差的優(yōu)點(diǎn)，而且不需要插入額外的定時(shí)信息，增加了實(shí)際傳輸數(shù)據(jù)信息速率。

針對(duì)800 Mb/s 8PSK高速調(diào)制信號(hào)，本文采用MartinOer-der包絡(luò)平方DFT定時(shí)恢復(fù)算法，并通過仿真和FPGA實(shí)現(xiàn)驗(yàn)證了其有效性。

2 定時(shí)恢復(fù)算法及實(shí)現(xiàn)

2.1 定時(shí)相位誤差的影響

當(dāng)高速數(shù)傳系統(tǒng)存在定時(shí)相位偏差時(shí)，ADC模塊對(duì)輸入信號(hào)進(jìn)行定時(shí)采樣的時(shí)刻將會(huì)偏離期望的最大信噪比采樣點(diǎn)。對(duì)于升余弦特性的匹配濾波信道，波形成型的符號(hào)峰值點(diǎn)就是所期望的最大信噪比采樣點(diǎn)，這種定時(shí)采樣時(shí)刻的偏離稱為定時(shí)相位誤差。當(dāng)存在定時(shí)相位誤差時(shí)，由于ADC定時(shí)采樣不在符號(hào)峰值點(diǎn)上，一方面信號(hào)幅度的減小使得采樣點(diǎn)數(shù)據(jù)的信噪比變差，另一方面碼間干擾的增加也使得采樣點(diǎn)數(shù)據(jù)的信噪比惡化，從而導(dǎo)致系統(tǒng)性能的信噪比實(shí)現(xiàn)損耗。這里，將符號(hào)周期劃分為32等份，即將定時(shí)相位誤差刻度劃分為(-16，+16)范圍。通過計(jì)算機(jī)仿真，對(duì)于滾降系數(shù)a=0.6的升余弦特性信道，在不同的定時(shí)相位偏差時(shí)8PSK調(diào)制解凋通道的符號(hào)誤碼率與輸入端比特信噪比關(guān)系曲線如圖1所示。

在輸入比特信噪比8 dB工作點(diǎn)上，定時(shí)相位偏差刻度在±1，±2，±3時(shí)，其信噪比實(shí)現(xiàn)損耗分別為：0.4 dB，1.2 dB，2.2 dB左右。這表明當(dāng)系統(tǒng)信噪比實(shí)現(xiàn)損耗要求小于0.4 dB時(shí)，則相對(duì)應(yīng)地要求符號(hào)同步的定時(shí)相位偏差或者定時(shí)相位抖動(dòng)小于符號(hào)周期的±3.125%(1/32)。這就是定時(shí)恢復(fù)環(huán)路實(shí)現(xiàn)的定時(shí)相位誤差精度要求。

2.2 包絡(luò)平方DFT定時(shí)恢復(fù)算法

對(duì)于線性調(diào)制(如MPSK，MQAM等)的數(shù)字信號(hào)，接收機(jī)收到的等效低通信號(hào)可以表示為：

其中an是每符號(hào)能量Es的符號(hào)信息正交矢量復(fù)數(shù)表示，g(t)=gT(t)*gR(t)(*為卷積符號(hào))是發(fā)射端與接收端合成的升余弦頻率特性波形成型單位沖擊響應(yīng)脈沖，T是符號(hào)周期，z(t)是功率密度為N0的加性白高斯噪聲(AWGN)，ε(t)是未知的相對(duì)時(shí)間延遲(即定時(shí)相位誤差τ=ε(t)T)。由于ε(t)是慢變化的，在定時(shí)相位誤差估計(jì)時(shí)進(jìn)行分段處理，而在每一段可以認(rèn)為ε(t)=ε，是一常數(shù)，將這一段時(shí)間內(nèi)的采樣數(shù)據(jù)聯(lián)合起來獲得此定時(shí)相位誤差估計(jì)值。

包絡(luò)平方定時(shí)恢復(fù)算法先對(duì)輸入復(fù)包絡(luò)信號(hào)取平方(即非線性變換處理)，然后通過DFT變換，提取符號(hào)周期的頻率譜線，再統(tǒng)計(jì)地估計(jì)出其頻譜矢量的相位角。對(duì)接收機(jī)匹配濾波后的信號(hào)以采樣速率fs=4/T(即每符號(hào)4倍采樣)進(jìn)行采樣，并計(jì)算其包絡(luò)平方，得到的序列為：

設(shè)L符號(hào)分為一段，則通過離散傅里葉變換(DFT)可得到其第m段序列的在符號(hào)速率頻譜線上的頻譜分量為：

其中實(shí)部對(duì)應(yīng)著偶數(shù)采樣點(diǎn)，而虛部對(duì)應(yīng)著奇數(shù)采樣點(diǎn)。其矢量的歸一化相位角為：

2.3 包絡(luò)平方定時(shí)算法的FPGA實(shí)現(xiàn)

針對(duì)該高速數(shù)傳衛(wèi)星解調(diào)器的高速數(shù)據(jù)處理情況，在這里導(dǎo)出高速數(shù)據(jù)的定時(shí)相位誤差估計(jì)的并行結(jié)構(gòu)實(shí)現(xiàn)算法。該高速解調(diào)器的匹配濾波部分采用并行結(jié)構(gòu)，并行輸出4個(gè)符號(hào)，即16個(gè)采樣點(diǎn)(ADC采樣為4倍采樣)。因此，例如取L=128個(gè)符號(hào)為一段進(jìn)行積累運(yùn)算，再將他劃分為32個(gè)小段，每小段為L1=4個(gè)符號(hào)。對(duì)于8PSK正交接收信號(hào)可以表示為：

應(yīng)該注意，第一種平方的和差運(yùn)算實(shí)現(xiàn)中需要4個(gè)平方運(yùn)算和2次加法運(yùn)算;而第二種是變系數(shù)乘法運(yùn)算，實(shí)現(xiàn)中需要2個(gè)雙變量乘法運(yùn)算和5次加法運(yùn)算。在FPGA實(shí)現(xiàn)時(shí)，需要比較這兩種方式的資源利用特點(diǎn)。在這里選擇第一種方式實(shí)現(xiàn)。其特點(diǎn)是，可以利用單變量的ROM查表法實(shí)現(xiàn)平方運(yùn)算，這樣能夠得到較好的計(jì)算精度。可見這種定時(shí)相位估計(jì)的包絡(luò)平方算法很適合采用并行結(jié)構(gòu)的流水線方式FPGA電路實(shí)現(xiàn)。

其次，定時(shí)相位誤差估計(jì)算法采用符號(hào)積累方式求得其估計(jì)值，其估汁精度與符號(hào)積累長度L、輸入端比特信噪比有關(guān)。因此，對(duì)于不同的輸入比特信噪比，計(jì)算機(jī)仿真分析此定時(shí)相位誤差估計(jì)精度(在這里以100次估計(jì)值的估計(jì)偏差均方根衡星)，如圖2所示。設(shè)有L=64，L=128，L=256，L=512和L=1 024五種情況，L≥256時(shí)其估計(jì)精度達(dá)到10-2量級(jí);L≥512時(shí)其什計(jì)精度達(dá)到10-3量級(jí)。估計(jì)精度量級(jí)的選擇受FPGA實(shí)現(xiàn)資源、系統(tǒng)指標(biāo)的制約，也受定時(shí)恢復(fù)環(huán)路參數(shù)設(shè)計(jì)的制約，實(shí)際上102量級(jí)足夠。因此該系統(tǒng)實(shí)現(xiàn)時(shí)取L=512個(gè)符號(hào)進(jìn)行積累運(yùn)算處理是比較恰當(dāng)?shù)模�而且考慮到實(shí)際非理想信道因素后他也能滿足性能要求。包絡(luò)平方定時(shí)相位誤差估計(jì)的高速數(shù)據(jù)并行結(jié)構(gòu)算法方框圖如圖3所示。

3 計(jì)算機(jī)仿真結(jié)果

本文給出基于高速衛(wèi)星解調(diào)器并行定時(shí)估計(jì)結(jié)構(gòu)的計(jì)算機(jī)仿真結(jié)果。

計(jì)算機(jī)仿真驗(yàn)證表明，在輸入端比特信噪比10 dB工作點(diǎn)上，對(duì)于不同的輸入端定時(shí)相位誤差，其相對(duì)定時(shí)相位誤差估計(jì)值表現(xiàn)為以(-0.5，0.5)為線性關(guān)系，如圖4所示。由此可見，定時(shí)相位誤差估計(jì)值與輸入端實(shí)際定時(shí)相位誤差構(gòu)成直線的線性控制關(guān)系。這表明包絡(luò)平方定時(shí)相位誤差估計(jì)算法對(duì)定時(shí)恢復(fù)的校正控制是可行的。

4 硬件電路實(shí)現(xiàn)

由于800 Mb/s數(shù)字序列輸入到R2/3TCM卷積編碼器，構(gòu)成400 Msps并行3 b的8PSK符號(hào)速率信息。接收端按照每符號(hào)4個(gè)采樣點(diǎn)對(duì)400 Msps速率的符號(hào)信息進(jìn)行采樣產(chǎn)生的信息速率為1.6 Gsps。以目前的FPGA芯片能力是無法完成這么高速率的信息處理，因此我們必須采用并行結(jié)構(gòu)實(shí)現(xiàn)。Xilinx公司V4系列的FPGA芯片具有高速串/并功能的ISERDES硬核可以完全滿足接收機(jī)I，Q兩路1：8串/并的需要，這樣每路信號(hào)的速率降到為50 Mb/s(ADC具有1：4的串/并功能)，適合FPGA芯片工作的要求。圖5為串/并功能模塊時(shí)序仿真圖。

定時(shí)估計(jì)主要由3個(gè)模塊組成：FPGA芯片里的專用18×18位乘法器實(shí)現(xiàn)非線性平方器功能模塊;采用普通的邏輯資源完成128次累加器的功能;采用芯片甲的專用16 kB ROM儲(chǔ)存器實(shí)現(xiàn)定時(shí)偏差系數(shù)的提取，時(shí)鐘進(jìn)率為75 Mb/s。定時(shí)誤差估計(jì)的FPGA硬件實(shí)現(xiàn)框圖如圖6所示。

5 結(jié) 語

定時(shí)同步問題是衛(wèi)星解調(diào)器中的關(guān)鍵問題，對(duì)于8PSK高速衛(wèi)星解調(diào)器系統(tǒng)，本文提出了包絡(luò)平方定時(shí)相位誤差估計(jì)算法的并行結(jié)構(gòu)，實(shí)現(xiàn)了800 Mb/s高速數(shù)據(jù)定時(shí)相位估計(jì)。定性分析和計(jì)算機(jī)仿真結(jié)果證明了該算法結(jié)構(gòu)可以高效地對(duì)定時(shí)偏差進(jìn)行準(zhǔn)確估計(jì)。

來源：電子產(chǎn)品世界