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1 引 言
跟蹤與數據中繼衛(wèi)星系統(tǒng)(TDRSS)是在航天技術領域實現天地一體化綜合信息網的重要組成部分，他在軍事戰(zhàn)略、戰(zhàn)術和民用方面均具有重要地位和廣闊的發(fā)展前景。就其高速數據傳輸業(yè)務來講，天上中、低軌道用戶航天器和數據中繼同步衛(wèi)星與地面上終端站構成一個實時的、寬帶的大地數據傳輸鏈，其數據速率從40 Mb/s到幾再Mb/s，甚至將來更高的Gb/s水平。這就需要一個高速數據的寬帶傳輸的調制解調信道。
在數字接收系統(tǒng)中，為了正確恢復出發(fā)送端的符號信息，必須做到定時同步。定時同步恢復技術是無線通信的關鍵技術之一，對接收機的整體性能有直接影響。定時誤差的提取方法有很多，大體可以分為兩種：數據輔助(DA)和非數據輔助(NDA)。在高速數傳系統(tǒng)中，一般都采用的是非數據輔助算法，他具有快速捕獲定時誤差的優(yōu)點，而且不需要插入額外的定時信息，增加了實際傳輸數據信息速率。
針對800 Mb/s 8PSK高速調制信號，本文采用MartinOer-der包絡平方DFT定時恢復算法，并通過仿真和FPGA實現驗證了其有效性。
2 定時恢復算法及實現
2.1 定時相位誤差的影響
當高速數傳系統(tǒng)存在定時相位偏差時，ADC模塊對輸入信號進行定時采樣的時刻將會偏離期望的最大信噪比采樣點。對于升余弦特性的匹配濾波信道，波形成型的符號峰值點就是所期望的最大信噪比采樣點，這種定時采樣時刻的偏離稱為定時相位誤差。當存在定時相位誤差時，由于ADC定時采樣不在符號峰值點上，一方面信號幅度的減小使得采樣點數據的信噪比變差，另一方面碼間干擾的增加也使得采樣點數據的信噪比惡化，從而導致系統(tǒng)性能的信噪比實現損耗。這里，將符號周期劃分為32等份，即將定時相位誤差刻度劃分為(-16，+16)范圍。通過計算機仿真，對于滾降系數a=0.6的升余弦特性信道，在不同的定時相位偏差時8PSK調制解凋通道的符號誤碼率與輸入端比特信噪比關系曲線如圖1所示。
在輸入比特信噪比8 dB工作點上，定時相位偏差刻度在±1，±2，±3時，其信噪比實現損耗分別為：0.4 dB，1.2 dB，2.2 dB左右。這表明當系統(tǒng)信噪比實現損耗要求小于0.4 dB時，則相對應地要求符號同步的定時相位偏差或者定時相位抖動小于符號周期的±3.125%(1/32)。這就是定時恢復環(huán)路實現的定時相位誤差精度要求。
2.2 包絡平方DFT定時恢復算法
對于線性調制(如MPSK，MQAM等)的數字信號，接收機收到的等效低通信號可以表示為：
其中an是每符號能量Es的符號信息正交矢量復數表示，g(t)=gT(t)*gR(t)(*為卷積符號)是發(fā)射端與接收端合成的升余弦頻率特性波形成型單位沖擊響應脈沖，T是符號周期，z(t)是功率密度為N0的加性白高斯噪聲(AWGN)，ε(t)是未知的相對時間延遲(即定時相位誤差τ=ε(t)T)。由于ε(t)是慢變化的，在定時相位誤差估計時進行分段處理，而在每一段可以認為ε(t)=ε，是一常數，將這一段時間內的采樣數據聯合起來獲得此定時相位誤差估計值。
包絡平方定時恢復算法先對輸入復包絡信號取平方(即非線性變換處理)，然后通過DFT變換，提取符號周期的頻率譜線，再統(tǒng)計地估計出其頻譜矢量的相位角。對接收機匹配濾波后的信號以采樣速率fs=4/T(即每符號4倍采樣)進行采樣，并計算其包絡平方，得到的序列為：
設L符號分為一段，則通過離散傅里葉變換(DFT)可得到其第m段序列的在符號速率頻譜線上的頻譜分量為：
其中實部對應著偶數采樣點，而虛部對應著奇數采樣點。其矢量的歸一化相位角為：
2.3 包絡平方定時算法的FPGA實現
針對該高速數傳衛(wèi)星解調器的高速數據處理情況，在這里導出高速數據的定時相位誤差估計的并行結構實現算法。該高速解調器的匹配濾波部分采用并行結構，并行輸出4個符號，即16個采樣點(ADC采樣為4倍采樣)。因此，例如取L=128個符號為一段進行積累運算，再將他劃分為32個小段，每小段為L1=4個符號。對于8PSK正交接收信號可以表示為：
應該注意，第一種平方的和差運算實現中需要4個平方運算和2次加法運算;而第二種是變系數乘法運算，實現中需要2個雙變量乘法運算和5次加法運算。在FPGA實現時，需要比較這兩種方式的資源利用特點。在這里選擇第一種方式實現。其特點是，可以利用單變量的ROM查表法實現平方運算，這樣能夠得到較好的計算精度。可見這種定時相位估計的包絡平方算法很適合采用并行結構的流水線方式FPGA電路實現。
其次，定時相位誤差估計算法采用符號積累方式求得其估計值，其估汁精度與符號積累長度L、輸入端比特信噪比有關。因此，對于不同的輸入比特信噪比，計算機仿真分析此定時相位誤差估計精度(在這里以100次估計值的估計偏差均方根衡星)，如圖2所示。設有L=64，L=128，L=256，L=512和L=1 024五種情況，L≥256時其估計精度達到10-2量級;L≥512時其什計精度達到10-3量級。估計精度量級的選擇受FPGA實現資源、系統(tǒng)指標的制約，也受定時恢復環(huán)路參數設計的制約，實際上102量級足夠。因此該系統(tǒng)實現時取L=512個符號進行積累運算處理是比較恰當的，而且考慮到實際非理想信道因素后他也能滿足性能要求。包絡平方定時相位誤差估計的高速數據并行結構算法方框圖如圖3所示。
3 計算機仿真結果
本文給出基于高速衛(wèi)星解調器并行定時估計結構的計算機仿真結果。
計算機仿真驗證表明，在輸入端比特信噪比10 dB工作點上，對于不同的輸入端定時相位誤差，其相對定時相位誤差估計值表現為以(-0.5，0.5)為線性關系，如圖4所示。由此可見，定時相位誤差估計值與輸入端實際定時相位誤差構成直線的線性控制關系。這表明包絡平方定時相位誤差估計算法對定時恢復的校正控制是可行的。
4 硬件電路實現
由于800 Mb/s數字序列輸入到R2/3TCM卷積編碼器，構成400 Msps并行3 b的8PSK符號速率信息。接收端按照每符號4個采樣點對400 Msps速率的符號信息進行采樣產生的信息速率為1.6 Gsps。以目前的FPGA芯片能力是無法完成這么高速率的信息處理，因此我們必須采用并行結構實現。Xilinx公司V4系列的FPGA芯片具有高速串/并功能的ISERDES硬核可以完全滿足接收機I，Q兩路1：8串/并的需要，這樣每路信號的速率降到為50 Mb/s(ADC具有1：4的串/并功能)，適合FPGA芯片工作的要求。圖5為串/并功能模塊時序仿真圖。
定時估計主要由3個模塊組成：FPGA芯片里的專用18×18位乘法器實現非線性平方器功能模塊;采用普通的邏輯資源完成128次累加器的功能;采用芯片甲的專用16 kB ROM儲存器實現定時偏差系數的提取，時鐘進率為75 Mb/s。定時誤差估計的FPGA硬件實現框圖如圖6所示。
5 結 語
定時同步問題是衛(wèi)星解調器中的關鍵問題，對于8PSK高速衛(wèi)星解調器系統(tǒng)，本文提出了包絡平方定時相位誤差估計算法的并行結構，實現了800 Mb/s高速數據定時相位估計。定性分析和計算機仿真結果證明了該算法結構可以高效地對定時偏差進行準確估計。
來源：電子產品世界
