LVDS在高速數(shù)字系統(tǒng)中的應(yīng)用研究

0 引 言

在高速數(shù)字系統(tǒng)中，隨著電路速率和時(shí)鐘頻率的不斷提高，高速信號(hào)經(jīng)過(guò)互連線時(shí)會(huì)產(chǎn)生延遲、反射、衰減和串?dāng)_等一系列信號(hào)完整性問(wèn)題。當(dāng)前，信號(hào)完整性問(wèn)題已成為高速數(shù)字系統(tǒng)設(shè)計(jì)是否成功的關(guān)鍵問(wèn)題之一，尤其對(duì)于傳輸速率達(dá)幾百M(fèi)b／s甚至數(shù)Gb／s的高速數(shù)字信號(hào)更是如此。

低電壓差分信號(hào)傳輸(Low Voltage Differential Sig-naling，LVDs)是20世紀(jì)90年代才出現(xiàn)的一種新型的適用于高速數(shù)據(jù)傳輸?shù)牡慕涌诩夹g(shù)，最早由美國(guó)國(guó)家半導(dǎo)體公司提出，在信號(hào)完整性方面有良好的性能，可確保銅導(dǎo)線能夠支持千兆位以上的數(shù)據(jù)傳輸。這種技術(shù)的核心是采用極低的電壓擺幅高速差動(dòng)傳輸數(shù)據(jù)，可以實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)或一點(diǎn)對(duì)多點(diǎn)的連接，并具有低功耗、低誤碼率、低串?dāng)_和低輻射等特點(diǎn)，在計(jì)算機(jī)、通信設(shè)備、消費(fèi)電子等方面得到了廣泛應(yīng)用，并通過(guò)TIA／EIA的確認(rèn)，成為該組織的標(biāo)準(zhǔn)(ANSI／TIA／EIA-644)。

在實(shí)際應(yīng)用中，往往需要一些設(shè)計(jì)規(guī)則來(lái)指導(dǎo)高速電路的設(shè)計(jì)以確�？煽康臄�(shù)據(jù)傳輸，從而有效運(yùn)用LVDS技術(shù)。迄今為止，仍然有很多方面需要進(jìn)一步深入研究，如端接便是LVDS在信號(hào)完整性方面一個(gè)突出的問(wèn)題。研究者也在不懈努力以尋求好的方案，如D.Chowdhury等對(duì)PCB上的高速LVDS信號(hào)的級(jí)聯(lián)的差分端接技術(shù)深入分析，V.Adsure研究討論了如何通過(guò)嵌入式的邊緣端接來(lái)提高電路板的信號(hào)完整性，尤其是在寬頻內(nèi)諧振點(diǎn)的阻抗問(wèn)題。

另外，過(guò)沖也是應(yīng)用和可靠性測(cè)試中不能準(zhǔn)確定位的一個(gè)信號(hào)完整性因素，常會(huì)引起系統(tǒng)性能的永久性下降，而且發(fā)現(xiàn)互聯(lián)問(wèn)題的仿真是很費(fèi)時(shí)的，也很難提取到準(zhǔn)確的寄生參數(shù)。M.Nourani等便提出了一種在高速片上系統(tǒng)互連中發(fā)現(xiàn)和測(cè)量信號(hào)過(guò)沖的方法，以提高系統(tǒng)的可靠性。

本文結(jié)合實(shí)際LVDS收發(fā)芯片對(duì)多種情況進(jìn)行了高速有損傳輸?shù)男盘?hào)完整性的仿真和分析，通過(guò)對(duì)比改變端接大小、線長(zhǎng)和線間距時(shí)引起的過(guò)沖和時(shí)序的直觀變化，探討了它們?cè)趯?shí)際高速數(shù)字系統(tǒng)應(yīng)用中的信號(hào)完整性方面的密切關(guān)系，為有效應(yīng)用LVDS技術(shù)提供了一定的依據(jù)。

1 LVDS基本原理和特點(diǎn)

LVDS的工作原理如圖1所示。驅(qū)動(dòng)器由一個(gè)恒定電流源(通常為3.5 mA)驅(qū)動(dòng)一對(duì)差分信號(hào)線組成，接收器有很高的DC輸入阻抗，幾乎不會(huì)消耗電流，與傳輸線阻抗匹配的終端電阻(約為100 Ω)跨接在兩條差分信號(hào)線上，并盡可能靠近接收器輸入端，絕大部分的驅(qū)動(dòng)電流將流經(jīng)100 Ω的終端電阻，并在接收器輸入端產(chǎn)生大約350 mV的壓降。當(dāng)驅(qū)動(dòng)狀態(tài)反轉(zhuǎn)時(shí)，流經(jīng)電阻的電流方向改變，于是在接收端產(chǎn)生了一個(gè)有效“O”或“1”的邏輯狀態(tài)。

LVDS技術(shù)在速度、噪聲／EMI、功耗、成本等方面有著眾多優(yōu)點(diǎn)：

高速傳輸能力LVDS驅(qū)動(dòng)器能以超過(guò)155.5 Mb／s的速度驅(qū)動(dòng)雙絞線對(duì)，距離超過(guò)10 m。ANSI／TIA／EIA-644標(biāo)準(zhǔn)中就推薦了655 Mb／s的最大速率和1.923 Gb／s的無(wú)失真媒質(zhì)上的理論極限速率。

低噪聲 因?yàn)榈碗妷簲[幅、低邊沿速率、奇模式差分信號(hào)以及恒流驅(qū)動(dòng)器，LVDS產(chǎn)生的電磁干擾低。當(dāng)差分傳輸線緊耦合時(shí)，噪聲抑制能力更強(qiáng)。

低功耗 LVDS器件用CMOS工藝實(shí)現(xiàn)了低的靜態(tài)功耗；恒流源模式驅(qū)動(dòng)設(shè)計(jì)降低系統(tǒng)功耗，并極大地降低了Iss的頻率成分對(duì)功耗的影響。

節(jié)省成本LVDS器件用低成本的電纜線和連接器件就可以達(dá)到很高的速率。LVDS產(chǎn)生極低的噪聲，噪聲控制和EMI等問(wèn)題也迎刃而解。

集成能力強(qiáng) 由于可在標(biāo)準(zhǔn)CMOS工藝中實(shí)現(xiàn)高速LVDS，因此用LVDS模擬電路集成復(fù)雜的數(shù)字功能是非常有利的。

此外，由于是低擺幅差分信號(hào)技術(shù)，其驅(qū)動(dòng)和接收不依賴于供電電壓，因此，LVDS比較容易用于低電壓系統(tǒng)中而保持同樣的信號(hào)電平和性能。LVDS內(nèi)集成的串行化器和解串行化器使它能在一個(gè)芯片上集成許多通道。差分信號(hào)能承受高電平的切換噪聲，因而能用大規(guī)模數(shù)字電路進(jìn)行可靠的集成。無(wú)論其傳輸介質(zhì)是電纜還是PCB走線，都必須與終端匹配，以減少不希望的電磁輻射，提供最佳的信號(hào)質(zhì)量。LVDS接收器具有高度的安全性，當(dāng)輸入引腳均處于浮動(dòng)狀態(tài)時(shí)，接收器的安全功能可以防止輸出出現(xiàn)振蕩。LVDS不需要地平面或電源平面的連續(xù)性和完整性。

2 LVDS應(yīng)用與實(shí)例仿真

由于LVDS的良好性能和不斷發(fā)展，各種新的技術(shù)已不斷衍生出來(lái)，并得到進(jìn)一步發(fā)展擴(kuò)大。BLVDS(Bus LVDS)是基于LVDS技術(shù)的總線接口電路的一個(gè)新系列，專門(mén)用于實(shí)現(xiàn)多點(diǎn)電纜或背板應(yīng)用。它不同于標(biāo)準(zhǔn)的LVDS，能提供增強(qiáng)的驅(qū)動(dòng)電流，以處理多點(diǎn)應(yīng)用中所需的雙重傳輸。MLVDS(MultipointLVDS)則是一種新型的LVDS信號(hào)傳輸方法，它改進(jìn)了噪聲容限，為真正多點(diǎn)特性提供了一個(gè)完整的補(bǔ)充。GLVDS(Ground Referenced LVDS)是一種發(fā)展中的標(biāo)準(zhǔn)尚未確定的新技術(shù)(已提交給JDEDC，電子工程設(shè)計(jì)發(fā)展聯(lián)合會(huì))，除了它的驅(qū)動(dòng)輸出電壓偏移更接近于地以外，其信號(hào)和LVDS是相似的。

LVDS技術(shù)支持電路板內(nèi)的數(shù)據(jù)傳輸，也可確保電路板、模塊、機(jī)架、機(jī)柜或機(jī)箱與機(jī)箱之間進(jìn)行數(shù)據(jù)傳輸。LVDS產(chǎn)品包括接口線路驅(qū)動(dòng)器和接收器、LVDS－LVDS信號(hào)調(diào)節(jié)器、LVDS－LVDS開(kāi)關(guān)／多路切換／中繼系統(tǒng)、LVDS串行／解串器、平板顯示器(FPD)鏈路顯示解決方案以及設(shè)有高速數(shù)字接口的模擬／數(shù)字轉(zhuǎn)換器等。LVDS系統(tǒng)的設(shè)計(jì)要求設(shè)計(jì)者應(yīng)具備超高速設(shè)計(jì)的經(jīng)驗(yàn)并了解差分信號(hào)的相關(guān)理論。LVDS應(yīng)用中也應(yīng)該注意一些問(wèn)題：如至少使用4層PCB板；電源層和地層應(yīng)使用粗線，不要使用50 Ω布線規(guī)則；使用與傳輸媒質(zhì)的差分阻抗和終端電阻相匹配的受控阻抗線等。

近年來(lái)，一些研究者在信號(hào)完整性方面對(duì)LVDS應(yīng)用進(jìn)行了深入研究，如V.Bratov等對(duì)一種新的用于高速IC的LVDS輸出緩沖器進(jìn)行了詳細(xì)分析，并討論了三種最省電的配置的可能的理論結(jié)構(gòu)，在1 GHz的時(shí)鐘頻率僅消耗6.3 mA的電流，而供電電壓不變。A.Boni設(shè)計(jì)了完全符合LVDS標(biāo)準(zhǔn)的Gb／s的I／O接口電路，在輸入端用最小共模和差分電壓，接收器能實(shí)現(xiàn)允許1．2 Gb／s的兩倍增益的折疊共源共柵結(jié)構(gòu)。文獻(xiàn)[8]則提出了一種能抑制SSN的數(shù)字化LVDS驅(qū)動(dòng)器，同時(shí)能極大地減小功耗和面積以及地彈和抖動(dòng)。文獻(xiàn)[9]通過(guò)優(yōu)化傳輸路徑中部分耦合線段的寬度來(lái)改善LVDS中由于必要的過(guò)孔而造成的不連續(xù)問(wèn)題。文獻(xiàn)[10]預(yù)加重、合并開(kāi)關(guān)電流源，提出了一種可工作在1．8 v電壓下LVDS高速驅(qū)動(dòng)模型及其電路設(shè)計(jì)，在極低的功耗下傳輸速率可達(dá)1．5 Gb／s。本文就差分對(duì)的端接、線長(zhǎng)和間距等幾個(gè)關(guān)鍵因素對(duì)LVDS的高速傳輸進(jìn)行探討。

作者：蔣冬初 李玉山 來(lái)源：現(xiàn)代電子技術(shù)