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1 引言
近幾年來，非對(duì)稱數(shù)字用戶線ADSL(Asymmetric DigitalSubscriber Line)作為網(wǎng)絡(luò)“最后一公里”問題解決方案應(yīng)用廣泛。我國(guó)ADSL業(yè)務(wù)已成為運(yùn)營(yíng)商收入的主要增長(zhǎng)點(diǎn)之一。因此，無論是ADSL業(yè)務(wù)的開通，還是正常的運(yùn)營(yíng)維護(hù)，都需一系列測(cè)試，而斷點(diǎn)測(cè)試是其中一項(xiàng)重要測(cè)試。
而早期電橋測(cè)試儀表操作復(fù)雜，測(cè)試時(shí)要求雙方配合，并需知道準(zhǔn)確的線纜長(zhǎng)度等技術(shù)數(shù)據(jù)；測(cè)量精度受環(huán)境溫度、電磁干擾等因素的影響。且一般線務(wù)人員不易掌握，無法準(zhǔn)確測(cè)量�，F(xiàn)有線纜測(cè)試專用儀表都需對(duì)線務(wù)人員進(jìn)行培訓(xùn)，準(zhǔn)確定位并計(jì)算采集的波形方可得到測(cè)試結(jié)果。介紹一種運(yùn)用時(shí)域脈沖回波原理測(cè)量ADSL 線纜故障點(diǎn)位置的測(cè)試儀，只需單人操作，一鍵測(cè)試，小巧輕便，上手即會(huì)運(yùn)用。
2 時(shí)域脈沖回波原理
測(cè)試時(shí)向線纜一端注入低壓脈沖，該脈沖沿線纜傳播(傳播速度與光速為同一級(jí)別)，當(dāng)遇到故障點(diǎn)，脈沖產(chǎn)生反射回到測(cè)量點(diǎn)，通過儀器獲得發(fā)射脈沖與反射脈沖的時(shí)間差△t，又已知脈沖在線纜中的波速度v，可得到故障點(diǎn)距離L：
由于脈沖發(fā)射接收均在同一測(cè)試點(diǎn)，如果在一個(gè)脈沖時(shí)間內(nèi)發(fā)射脈沖與反射脈沖重疊，因此不能測(cè)出故障點(diǎn)距離，這樣則出現(xiàn)測(cè)試盲區(qū)。為減小測(cè)試盲區(qū)，必須減小脈沖寬度，但這會(huì)導(dǎo)致發(fā)射脈沖能量的減弱，從而反射脈沖獲取的難度，不利于長(zhǎng)距離測(cè)量增加。為解決上述矛盾，本線纜測(cè)試儀采用寬度可變的脈沖，并提高脈沖幅度，測(cè)試不同長(zhǎng)度的線路。
3 系統(tǒng)設(shè)計(jì)
3．1 系統(tǒng)硬件設(shè)計(jì)
圖1為該測(cè)試系統(tǒng)工作原理框圖。
其基本工作原理為：測(cè)試時(shí)通過人機(jī)鍵盤設(shè)置脈沖寬度，單片機(jī)發(fā)送測(cè)試開始指令和脈寬控制字，F(xiàn)PGA接收到測(cè)試指令，根據(jù)脈寬控制字產(chǎn)生脈沖并開始計(jì)數(shù)，脈沖經(jīng)發(fā)射電路到被測(cè)線纜。遇到斷點(diǎn)后，脈沖原路返回，再經(jīng)信號(hào)接收電路產(chǎn)生下降沿，使FPGA停止計(jì)數(shù)，并將計(jì)數(shù)值傳給單片機(jī)，從而計(jì)算出斷點(diǎn)位置，并通過顯示電路顯示，單片機(jī)通過串口與PC機(jī)通信，傳輸所測(cè)數(shù)據(jù)。而電源電路提供系統(tǒng)所需電源。
3．1．1 單片機(jī)STC12C5410AD模塊
由于該測(cè)試儀是手持式設(shè)計(jì)，需考慮合理的電源管理。因此單片機(jī)選擇帶電源管理功能的STC12C5410AD器件，其低功耗設(shè)計(jì)可使其處于空閑和睡眠模式。通過設(shè)置電源管理寄存器使其進(jìn)入睡眠模式，并自動(dòng)斷開各電路模塊電源，以減少整機(jī)功耗，且能夠通過外部喚醒模式啟動(dòng)系統(tǒng)。而且該單片機(jī)自帶硬件看門狗，全雙工異步串行口和10位8通道A／D轉(zhuǎn)換器，通過設(shè)置硬件看門狗寄存器實(shí)現(xiàn)程序的抗干擾；通過A／D轉(zhuǎn)換通道擴(kuò)展按鍵，節(jié)省I／O端口；并利用串口與PC通信。STC12C5410AD還帶有增強(qiáng)型8051內(nèi)核。能夠在1個(gè)時(shí)鐘／機(jī)器周期下運(yùn)行，速度比普通的8051要高8～12倍。通過8位可配置的I／O端口與FPGA進(jìn)行數(shù)據(jù)交互，對(duì)FPGA配置脈寬，讀取 FPGA計(jì)數(shù)值并計(jì)算脈沖往返時(shí)間及線纜長(zhǎng)度，最后控制LCD顯示。
3．1．2 FPGA模塊
圖2為FPGA脈沖產(chǎn)生接收框圖。FPGA產(chǎn)生寬度可調(diào)的脈沖，按系統(tǒng)設(shè)計(jì)要求單片機(jī)向FPGA預(yù)置一個(gè)數(shù)，狀態(tài)機(jī)處于低電平，在接收到單片機(jī)啟動(dòng)命令后，計(jì)數(shù)器1開始計(jì)數(shù)，與此同時(shí)狀態(tài)機(jī)置高，每一個(gè)時(shí)鐘脈沖沿到來時(shí)，計(jì)數(shù)器1值與預(yù)置數(shù)比較，直到兩者相等，狀態(tài)機(jī)才轉(zhuǎn)為低電平，這樣就發(fā)射一個(gè)脈沖。
測(cè)試儀所能采集到的反射脈沖在測(cè)試盲區(qū)外至少有2個(gè)，而有用的為前兩個(gè)：一個(gè)是發(fā)射脈沖直接經(jīng)接收電路得到，另一個(gè)是由線纜反射再經(jīng)接收電路得到。若有其他脈沖則是由于脈沖的多次反射引起的。顯然，脈沖在線纜中傳播的時(shí)間為兩個(gè)反射脈沖之間的時(shí)間差，這樣就很容易避免電路所帶來的系統(tǒng)誤差，提高了測(cè)試精度。
當(dāng)接收到回波產(chǎn)生的第1個(gè)脈沖下降沿后。計(jì)數(shù)器2開始計(jì)數(shù)，直到第2個(gè)下降沿到來，計(jì)數(shù)器停止計(jì)數(shù)，計(jì)數(shù)值鎖存后通知單片機(jī)已完成，單片機(jī)分兩次高8位和低8位讀取計(jì)數(shù)器值。計(jì)數(shù)器2通過鎖相環(huán)倍頻得到更高的采集時(shí)鐘，以減小因采集計(jì)數(shù)所帶來的測(cè)試誤差。以下是捕捉這2個(gè)下降沿時(shí)，輸出一個(gè)脈沖的VHDL 進(jìn)程：
此脈沖寬度即為信號(hào)在線纜中的傳播時(shí)間。
3．1．3 脈沖發(fā)射接收模塊
