串行RapidIO提升模塊化基站設(shè)計(jì)

蜂窩基站的模塊化設(shè)計(jì)和制造對(duì)組合視頻、語(yǔ)音和數(shù)據(jù)等 3G 移動(dòng)服務(wù)，即通常所說(shuō)的“三重服務(wù)”至關(guān)重要。但是，為什么模塊化設(shè)計(jì)如此重要呢？

事實(shí)上，客戶(hù)認(rèn)為基站價(jià)格每年必須下降 80%。為了盡可能具成本效益地提供高帶寬要求的服務(wù)，服務(wù)提供商也要求吞吐量有顯著的增加——保證 10 Gbps。這就產(chǎn)生了一個(gè)，如何解決降低成本和提高性能這一明顯矛盾的問(wèn)題？

將來(lái)，模塊化必將降低制造成本和設(shè)備升級(jí)成本，以滿(mǎn)足更嚴(yán)格的要求。然而，隨著符合標(biāo)準(zhǔn)的特定應(yīng)用系統(tǒng)元件（ASSC）的部署，模塊化也可以滿(mǎn)足顯著增長(zhǎng)的系統(tǒng)性能需求。結(jié)果如何呢？更高的吞吐量可以增加任何給定時(shí)隙的服務(wù)容量，從而可以降低服務(wù)的單位成本。

那么，我們?cè)鯓訉?shí)現(xiàn)模塊化呢？利用更低成本的標(biāo)準(zhǔn)元件來(lái)代替相對(duì)昂貴的基于蜂窩和 FPGA 的 ASIC 器件來(lái)實(shí)現(xiàn)該目標(biāo)尚有很長(zhǎng)一段路。但是，如果這些標(biāo)準(zhǔn)元件在沒(méi)有采用定制設(shè)計(jì)接口的條件下進(jìn)行互操作，就需要標(biāo)準(zhǔn)接口。定制設(shè)計(jì)接口是標(biāo)準(zhǔn)元件有效使用的天敵，并可阻礙制造商最大限度地利用模塊化的能力。

串行 RapidIO 是為解決嵌入式系統(tǒng)中此問(wèn)題而設(shè)計(jì)的一種開(kāi)放標(biāo)準(zhǔn)接口。在實(shí)現(xiàn)板上器件級(jí)接口標(biāo)準(zhǔn)化方面，串行 RapidIO 標(biāo)準(zhǔn)是對(duì)其它支持模塊化標(biāo)準(zhǔn)的補(bǔ)充。這些其它標(biāo)準(zhǔn)包括定義基站模塊之間接口的系統(tǒng)級(jí)接口標(biāo)準(zhǔn) —— 開(kāi)放式基站架構(gòu)發(fā)起組織（OBSAI）；競(jìng)爭(zhēng)的系統(tǒng)級(jí)接口標(biāo)準(zhǔn) —— 通用公共無(wú)線(xiàn)電接口（CPRI），該標(biāo)準(zhǔn)定義了通用移動(dòng)電信系統(tǒng)（UMTS）中 RF 和控制模塊之間的接口；以及定義標(biāo)準(zhǔn)機(jī)箱尺寸的先進(jìn)電信計(jì)算架構(gòu)(ATCA）�？傮w來(lái)說(shuō)，這些標(biāo)準(zhǔn)為設(shè)計(jì)和制造模塊化基站系統(tǒng)定義了關(guān)鍵的電子和機(jī)械接口。

本文將介紹在模塊化 3G 基站設(shè)計(jì)中，兩種串行 RapidIO ASSC 的使用如何將性能提高 20%，以及根據(jù)基站設(shè)計(jì)師的說(shuō)法，與其它解決方案相比如何降低 50% ~ 75% 的材料成本（BOM）。特別是，我們描述了一個(gè)標(biāo)準(zhǔn)的 ASSC——10 Gbps 串行緩沖器，它可消除基站嚴(yán)重的吞吐量瓶頸 —— 幀樣本比較瓶頸；同時(shí)還討論了怎樣用另一個(gè)標(biāo)準(zhǔn) ASSC，即預(yù)處理交換器，通過(guò)減輕數(shù)字信號(hào)處理器（DSP）負(fù)載來(lái)提高系統(tǒng)性能。

幀樣本比較瓶頸

今天的無(wú)線(xiàn)基站必須多次處理同一套數(shù)據(jù)來(lái)解碼不同的信息。例如在 3G 系統(tǒng)中同樣的硬件模塊（DSP 或碼片率處理 ASIC）需要獲得 10 ms的樣本幀數(shù)據(jù)來(lái)首先執(zhí)行隨機(jī)存取通道（RACH）解碼，然后執(zhí)行數(shù)據(jù)通道（DCH），而同樣的數(shù)據(jù)都要被集群中所有的 DSP 訪問(wèn)。

然而，射頻（RF）環(huán)境的干擾會(huì)導(dǎo)致數(shù)據(jù)的失真、破壞以及數(shù)據(jù)包的丟失。為此，基站必須對(duì)數(shù)據(jù)進(jìn)行時(shí)域比較，以提高實(shí)時(shí)處理算法程序的效率，來(lái)彌補(bǔ)這些錯(cuò)誤和損失，基站需要對(duì)以前的幀樣本（n-1）和當(dāng)前的幀樣本（n）進(jìn)行對(duì)比。但是，在 3G 基站等較高數(shù)據(jù)吞吐量的系統(tǒng)中，樣本都是相當(dāng)大的，并且系統(tǒng)吞吐量會(huì)因執(zhí)行如此大的樣本比較而受到限制。

幀樣本比較問(wèn)題通常消耗寶貴的系統(tǒng)資源來(lái)實(shí)現(xiàn)所需的速度，并且限制基站系統(tǒng)以具競(jìng)爭(zhēng)力的價(jià)格支持增值服務(wù)的能力。3G、4G 及以上的下一代無(wú)線(xiàn)基礎(chǔ)設(shè)施需要 10 Gbps的基站數(shù)據(jù)處理速度，以使傳送到獨(dú)立終端的傳輸數(shù)目最多。

可行但又不太理想的幾種辦法

有限的本地存儲(chǔ)能力是瓶頸。基本上，DSP 本地存儲(chǔ)器沒(méi)有足夠的容量在一個(gè)操作中執(zhí)行這種比較。解決這個(gè)問(wèn)題的一種方法是將大數(shù)據(jù)樣本分成若干片段進(jìn)行單獨(dú)處理，然后再將這些結(jié)果整合起來(lái)。不過(guò)，這會(huì)影響基帶的吞吐量并降低性能。無(wú)論如何，這些本地存儲(chǔ)器應(yīng)該專(zhuān)門(mén)用于高速緩存和程序代碼。如果將它們用于另外的用途將導(dǎo)致需要更多板上其它地方的存儲(chǔ)器，同時(shí)還會(huì)產(chǎn)生器件和空間成本以及存儲(chǔ)器管理等問(wèn)題。當(dāng)然，基站制造商可以通過(guò)增加 DSP 的數(shù)量或提高速度來(lái)部分地彌補(bǔ)性能的下降。但是，這種增量的方法并不能解決根本問(wèn)題 —— 存儲(chǔ)大量數(shù)據(jù)樣本并迅速將它們傳遞給 DSP 進(jìn)行處理。

由于存儲(chǔ)容量是我們面臨的一個(gè)挑戰(zhàn)，我們可以在板上增加一個(gè)本地存儲(chǔ)器作為緩沖器來(lái)饋入其它本地存儲(chǔ)器。這將使存儲(chǔ)管理變得復(fù)雜，只不過(guò)是減輕瓶頸問(wèn)題的權(quán)宜之計(jì)，而不能解決這個(gè)問(wèn)題。

另一種選擇是，我們可以使用復(fù)制的并行存儲(chǔ)器。然而，這將使器件和板卡空間非常昂貴，并會(huì)顯著增加 BOM。此外，由于吞吐量需求增加，電路板需要進(jìn)行重新設(shè)計(jì)以容納更大的存儲(chǔ)器。因此，這種方案不易于進(jìn)行擴(kuò)展。

還有一種方法是采用 FPGA 連接基帶交換器將數(shù)據(jù)存儲(chǔ)在共享系統(tǒng)存儲(chǔ)器中，這是一種具有高設(shè)計(jì)成本、更高風(fēng)險(xiǎn)和更高 BOM的定制設(shè)計(jì)。此外，定制器件采用具有標(biāo)準(zhǔn)接口規(guī)范的標(biāo)準(zhǔn)器件會(huì)破壞模塊的主要啟動(dòng)程序。解決這個(gè)問(wèn)題的基本架構(gòu)方法就是使數(shù)據(jù)并行。但是，這將顯著增加器件的輸入和輸出量。此外，它明顯需要占據(jù)更多的電路板面積，并可能潛在地減少給定電路板所支持的通道數(shù)量。最終結(jié)果是將大幅增加 BOM 和服務(wù)交付單位成本。

最后，所有這些純存儲(chǔ)解決方案并沒(méi)有引入智能的系統(tǒng)數(shù)據(jù)處理。因此，定制電路必須可以發(fā)現(xiàn)丟失的數(shù)據(jù)包，同時(shí)用虛擬信息包來(lái)填補(bǔ)空隙，從而保持信息包同步性。集成了所需智能的標(biāo)準(zhǔn)樣本比較解決方案就可一舉兩得。