可變速率Chirp-UWB信號產(chǎn)生系統(tǒng)的設計和實現(xiàn)[圖]

UWB技術近年來受到了學術界和產(chǎn)業(yè)界的廣泛研究和關注,而線性調(diào)頻超寬帶(Chirp-UWB)因為具有發(fā)射功率譜密度低、被截獲概率小、傳輸距離遠、抗多徑能力強和測量精度高等優(yōu)良特性,逐漸成為超寬帶領域的研究熱點。

產(chǎn)生高性能的Chirp-UWB信號是Chirp-UWB高效通信的關鍵因素。以前獲得線性調(diào)頻信號主要借助壓控振蕩器(VCO)方法和聲表面波(SAW)方法。但由于模擬方法存在信號時寬帶寬積固定而不靈活、線性和自相關性不理想和對環(huán)境溫度比較敏感等缺陷,難于產(chǎn)生高性能的線性調(diào)頻信號,逐漸被高速發(fā)展的數(shù)字方法所取代。但受數(shù)字器件速率的限制,目前尚無法直接在VHF/UHF頻段產(chǎn)生超寬帶線性調(diào)頻信號。文獻[1-2]采用直接數(shù)字頻率合成結合倍頻的方式實現(xiàn)了超寬帶線性調(diào)頻信號的產(chǎn)生,但數(shù)字部分都是基于查找表法,需要耗費大量的ROM資源(2n×n bit,n為相位位寬)。為此,本文提出了一種基帶數(shù)字部分采用CORDIC迭代算法實現(xiàn),模擬部分利用正交上變頻結合倍頻技術,產(chǎn)生帶寬和掃頻周期可控的可變速率Chirp-UWB信號的設計方案。

1 系統(tǒng)結構

利用FPGA實現(xiàn)CORDIC迭代運算,并結合正交上變頻與倍頻技術產(chǎn)生Chirp-UWB信號的系統(tǒng)結構如圖1所示。

為了保證高過采樣率并產(chǎn)生足夠寬的大帶寬基帶數(shù)字Chirp信號,利用Altera公司的鎖相環(huán)IP核對FPGA的內(nèi)部時鐘進行倍頻,輸出高頻穩(wěn)定的參考時鐘來控制相位累加器和CORDIC迭代運算模塊的工作,進而產(chǎn)生I、Q兩路基帶數(shù)字Chirp信號。該信號經(jīng)過雙路DAC數(shù)模轉換后,再通過正交上變頻調(diào)制以及倍頻,產(chǎn)生滿足超寬帶帶寬要求的Chirp-UWB信號。由于FPGA是可編程器件,該系統(tǒng)中的頻率增量和時寬控制器都可編程控制,所以該方式產(chǎn)生的Chirp-UWB信號帶寬和時寬都是可控的,在設計上具有很大的靈活性。

2 基帶數(shù)字信號的設計與實現(xiàn)

2.1 相位累加器的設計

由信號理論可知,線性調(diào)頻脈沖信號可以表示為:

根據(jù)式(3)設計如圖2的相位累加器。該累加器具有可編程功能,通過改變頻率增量和時寬控制器的值,可以產(chǎn)生所需帶寬和時寬的Chirp信號。本方案中,每符號周期內(nèi)前半周期進行下掃頻,后半周期進行上掃頻。下掃頻時,頻率增量和頻率寄存器輸入累加器的值都為負值;上掃頻時上述值則取相反的符號。并且頻率寄存器的初始值設為(m-1)μ″mod 2n,相位寄存器的初始值設為(m-1)2μ″mod 2n。

來源:電子技術應用


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