DDS驅(qū)動PLL的X波段寬帶高純度捷變源設(shè)計

【摘要】為了滿足寬帶高純度頻率源的需求，研制了一種X波段DDS驅(qū)動PLL源，并給出關(guān)鍵電路的仿真設(shè)計，詳細分析了各項指標的設(shè)計，討論了影響雜散的因素及解決方法，最后給出了研制結(jié)果和測試數(shù)據(jù)。

【關(guān)鍵詞】AD9912；低雜散；X波段

X-band Broadband High-Purity Agile Source based on DDS-Driven PLL

PANG Chunhui

(The 13th Research Institute of CETC, Shijiazhuang 050051,China)

[Abstract] In order to meet the requirements of broadband high purity frequency source, an X-band DDS driven PLL source is developed, and the simulation design of the key circuit is given. The design of various indexes is analyzed in detail, and the factors affecting the stray and the solutions are discussed. Finally, the research results and test data are given.

[Key words] AD9912; low spur; X band

1 引言

隨著現(xiàn)代無線通信技術(shù)的飛速發(fā)展，32QAM等調(diào)制的應(yīng)用，對系統(tǒng)的相位噪聲性能提出了更高更嚴格的要求，這就要求系統(tǒng)的載波、本振具有更好的相位噪聲指標。另外，為了提高抗干擾能力和接收信號能力，具有寬帶、小步進、低雜散的頻率源也就變得越來越重要。

直接數(shù)字式頻率合成源（DDS）驅(qū)動鎖相環(huán)（PLL）方式，近端環(huán)路內(nèi)雜散按20lgN惡化（N為鎖相環(huán)倍頻次數(shù)）[1]，其電路結(jié)構(gòu)簡單，易于實現(xiàn)寬帶小步進源，因此得到了廣泛的應(yīng)用，但是其缺點是當倍頻次數(shù)高時，要獲得低雜散的頻率合成器，則對DDS芯片輸出的近端雜散要求高。

為此，提出了一種改進型DDS驅(qū)動PLL的結(jié)構(gòu)，通過合理的設(shè)置避開DDS芯片輸出近端雜散差的點。同時，采用變帶寬環(huán)路濾波器設(shè)計，實現(xiàn)了基于DDS驅(qū)動PLL的X波段寬帶高純度捷變源。

2 改進型DDS驅(qū)動PLL的原理

常規(guī)DDS驅(qū)動PLL產(chǎn)生寬帶信號的原理如圖1所示。圖1中，DDS作為PLL的激勵源，PLL作為跟蹤倍頻鎖相環(huán)[2]。

圖1 常規(guī)用DDS驅(qū)動PLL的原理

改進型DDS驅(qū)動PLL原理如圖2所示：

圖2 改進用DDS驅(qū)動PLL的原理

主要的改進有：固定DDS參考時鐘改進為可變DDS參考時鐘；采用具有SpurKiller技術(shù)的DDS芯片AD9912；常規(guī)BPF改進為窄帶電調(diào)濾波器；固定分頻器改進為可編程分頻器；固定環(huán)路濾波器改進為可變帶寬環(huán)路濾波器。

可變DDS參考信號源通過鎖相晶振fref產(chǎn)生，輸出頻率為fddsref，其相位噪聲和跳頻時間對后面系統(tǒng)起著決定性作用，輸出頻率fddsref和晶振fref的關(guān)系為[3]：

fddsref=N1×fref (1)

DDS電路采用具有SpurKiller技術(shù)的AD9912[4]。當DDS芯片輸出頻率固定頻偏處的近端雜散，可以采用SpurKiller技術(shù)加以抑制，其思路是給該頻偏雜波一個和其相位相反的信號，使其幅度減弱，加以抑制，實驗表明該技術(shù)可以有效地改善近端雜散（載頻50 kHz內(nèi)）4~6 dB。DDS輸出的信號頻率為fdds，頻率值由fddsref和AD9912的48位頻率控制字（FTW）決定。當頻率控制字不變時，通過改變fddsref便可以實現(xiàn)DDS芯片輸出頻率的改變。DDS輸出頻率fdds與fddsref的關(guān)系為：

fdds=（FTW/248）fddsref (2)

DDS信號輸出后使用窄帶電調(diào)濾波器，使頻譜更加純凈。為了獲得高指標的相位噪聲和雜散指標，盡量減少PLL的倍頻次數(shù)，因此盡可能地采用高頻率輸出的fdds直接鑒相。鑒相器屬于敏感器件，fdds的雜波很有可能在鑒相器內(nèi)與fdds以及空間和電源串擾過來的信號，經(jīng)過類似混頻器的效應(yīng)，形成最終頻率輸出fout的近端雜波，難以去除。

可編程分頻器主要是配合fdds和滿足最終輸出頻率fout，使fdds的輸出具有更大的靈活性。輸出頻率fout與DDS輸出頻率fdds的關(guān)系為：

fout=N2×fdds (3)

將（1）式、（2）式帶入（3）式有：

fout=N2×N1×(FTW/248)fref (4)

當失鎖時，采用寬的環(huán)路濾波器，進行快速捕獲。鎖定后，切換到窄的環(huán)路濾波器，從而提高系統(tǒng)的跳頻時間、雜散以及遠端的相位噪聲。

3 改進型DDS驅(qū)動PLL電路實現(xiàn)

3.1 可變DDS參考源電路實現(xiàn)

DDS參考源的鑒相器采用ADF4193。ADF4193[5]是目前AD公司最快的鎖相芯片，當失鎖時，電荷泵以鎖定時64倍的電荷泵電流進行鎖定，鎖定后依次關(guān)閉，環(huán)路內(nèi)電阻和電容參數(shù)不變。鎖相源變環(huán)路帶寬比超過10時，其穩(wěn)定性設(shè)計要經(jīng)過仿真，在切換的整個過程中，環(huán)路都才穩(wěn)定工作。對整個環(huán)路進行計算，然后直接優(yōu)化，仿真模型如圖3所示[6]：

（a）閉環(huán)頻率響應(yīng)仿真

（b）開環(huán)頻率響應(yīng)仿真

圖3 仿真模型電路圖

保持其他環(huán)路參數(shù)不變，令Rs=R1b=R11b，根據(jù)經(jīng)典鎖相環(huán)理論[7]，可知當Rs增大時，環(huán)路變窄，當Rs減小時，環(huán)路變寬。按照圖3的仿真模型，可以發(fā)現(xiàn)當Rs選擇合適的范圍，整個環(huán)路的相位余量均可在60°以上，從而在切換環(huán)路的過程中，整個環(huán)路都處于穩(wěn)定條件，可以可靠地工作。

3.2 DDS電路實現(xiàn)

DDS電路采用了AD9912芯片產(chǎn)生fdds作為X波段PLL的參考信號。AD9912是ADI公司推出的AD991X系列的DDS產(chǎn)品，與AD995X系列產(chǎn)品相比，AD9912在保持低功耗的同時，雜散性能得到了大幅度改善，同時使用了SpurKiller技術(shù)并且有兩組對應(yīng)的寄存器供用戶使用。AD9912具有48位的頻率控制字，內(nèi)部集成14 bit的可工作在1 GHz的DAC。該DAC具備優(yōu)秀的動態(tài)性能，采用1 GHz低相位噪聲參考源時，輸出258.3 MHz信號在1 kHz處相位噪聲可達-135 dBc/Hz。因為AD9912內(nèi)部沒有帶通濾波器，因此經(jīng)過DAC余弦輸出的信號不可避免的有參考時鐘雜散、相位截短雜散、相位幅度轉(zhuǎn)換雜散、DDS內(nèi)部數(shù)字信號引入的雜散和PCB布線和電源引入的雜散等[8]。因此，要在fdds近端載頻50 kHz內(nèi)產(chǎn)生超過100 dBc雜散抑制的信號，只能在DDS理論上無雜散點的區(qū)域附近，通過實驗板仔細測量。X波段寬帶高純度捷變源fdds的雜散約在240 MHz附近，最終結(jié)果表明，fdds載頻50 kHz內(nèi)的雜散可以達到85 dBc的抑制。

窄帶電調(diào)濾波器非常重要，其用于濾除fdds周圍的雜散信號。頻率源最初設(shè)計未含有窄帶電調(diào)濾波器，只是讓AD9912產(chǎn)生的fdds信號通過高階低通濾波器后進行鑒相，輸出頻率的近端雜散抑制只能在-65 dBc左右，無法達到-70 dBc。

3.3 X波段PLL電路實現(xiàn)

PLL電路在環(huán)路帶寬內(nèi)，系統(tǒng)輸出的相位噪聲主要取決于參考信號和數(shù)字鑒相器基底噪聲，在環(huán)路帶寬外，相位噪聲則主要由VCO決定[9]，所以環(huán)路器件的選取非常重要。PLL鑒相器采用AD公司HMC698LP5E[10]，其具有超低SSB相位噪底，集成寬帶極性可反轉(zhuǎn)數(shù)字PFD和鎖定檢測輸出，可編程分頻器最大分頻為259，工作頻率高達7 GHz。VCO采用國產(chǎn)定制器件，相位噪聲為-112 dBc/Hz@100 kHz。

環(huán)路帶寬直接決定了鎖定時間。環(huán)路帶寬越大，鎖定時間越短，反之，鎖定時間越長。頻率跳變的大小也決定了鎖定時間。頻率跳變越大，鎖定時間越長，反之，鎖定時間越短[11]。窄環(huán)路能提高PLL的雜散抑制，提高PLL鎖定速度和窄環(huán)路矛盾主要有兩大方法：

（1）給VCO精確預(yù)置電壓，在跳頻時，使環(huán)路電壓變化最小，提高鎖定速度，方法有DA預(yù)置和輔助鑒相等。

（2）變環(huán)路帶寬，在跳頻時，采用大的環(huán)路帶寬迅速鎖定或者接近鎖定，然后切換到窄環(huán)路，方法有改變鑒相增益法和切換環(huán)路電阻等。DA預(yù)置的缺點是DA會引入數(shù)字雜散導(dǎo)致相噪和近端雜散惡化，在輸出頻率達10 GHz的VCO很難達到-70 dBc的抑制。輔助鑒相法缺點是電路復(fù)雜度提高，可能引入雜散的地方增多，使得布板難度加大。因此，X波段源采用的是切換環(huán)路電阻法，由鎖定指示控制開關(guān)。環(huán)路濾波器如圖4所示：

圖4 環(huán)路濾波器電路圖

該環(huán)路濾波器參數(shù)上下對稱，R1a=R11a，R1b=R11b，C1=C11等依次類推。為了加強遠端濾波和更好的遠端相位噪聲，在原HITTITE在線仿真電路基礎(chǔ)上增加C2、R3和C4，采用高階有源環(huán)路濾波器。當鎖定時，開關(guān)閉合，R1C與R1b并聯(lián)，R11C與R11b并聯(lián)，整個環(huán)路處于窄帶模式，約44 kHz左右。失鎖時，開關(guān)斷開，整個環(huán)路處于寬帶模式，約500 kHz左右，變帶寬比超過10。

根據(jù)以上分析對PLL進行仿真，得到跳頻時間仿真結(jié)果如圖5所示，相位噪聲仿真結(jié)果如圖6所示。PLL跳頻時間為12 μs，相位噪聲為95.9 dBc/Hz@100 kHz。

圖5 PLL跳頻時間仿真結(jié)果

圖6 PLL相位噪聲仿真結(jié)果

4 測試結(jié)果

4.1 跳頻時間測試

常溫測試時，當環(huán)路處于寬帶模式時，鎖定時間約為15 μs，切換到窄帶時，還需要重新入鎖調(diào)整階段，約為17 μs，整個鎖定過程約有32 μs。高低溫工作時，由于環(huán)路的電容值和電阻值的改變，導(dǎo)致全溫范圍下約有5 μs的改變。最終，在全溫范圍下最大跳頻時間為37 μs。

4.2 雜散抑制測試

用頻譜儀對頻率源輸出信號進行測試，近端雜散抑制測試結(jié)果如圖7（a）所示。由圖7可得，在500 kHz帶寬內(nèi)，雜散抑制可達85 dBc，證明DDS激勵信號譜線比較干凈。在偏離主頻200 kHz左右處有毛刺出現(xiàn)，這是電源處理不干凈引入的雜散。

遠端雜散抑制測試結(jié)果如圖7（b）所示。由圖可見在偏離主頻100 MHz左右有抑制為69 dB的雜波。這個雜波是由于鑒相泄漏引入的，主要原因是VCO和鑒相器反饋端之間的隔離度不足夠高。

（a）PLL近端雜散抑制測試結(jié)果

（b）PLL遠端雜散抑制測試結(jié)果

圖7 PLL雜散抑制測試結(jié)果

4.3 相位噪聲測試

頻率源輸出信號相位噪聲測試結(jié)果如圖8所示。由圖8可得實測結(jié)果劣于仿真結(jié)果，這是由于仿真圖是在理想條件下得到的，實際電路中阻容元器件會引入熱噪聲，電磁兼容設(shè)計缺陷會使環(huán)路受到干擾，電源噪聲也會串擾整個電路，使相位噪聲惡化。

圖8 PLL相位噪聲測試結(jié)果

5 結(jié)束語

本次設(shè)計對常規(guī)DDS驅(qū)動PLL方式進行改進，采用變帶寬環(huán)路濾波器設(shè)計，使頻率源輸出信號實現(xiàn)了捷變頻、高雜散抑制、低相位噪聲。頻率源輸出信號相位噪聲和雜散抑制未達到最理想化，通過對電磁兼容設(shè)計進行改進和加強電源處理，可使測試結(jié)果進一步優(yōu)化。本設(shè)計提出了一種新的設(shè)計頻率源思路，對其他頻率源的設(shè)計具有一定的實際參考價值。

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作者簡介

龐春輝：工程師，現(xiàn)任職于中國電子科技集團公司第十三研究所，主要從事微波電路研究工作。

作者：龐春輝 來源：《移動通信》2018年2月