基于SERDES收發(fā)器和CPRI的電信系統(tǒng)低延遲變化設(shè)計(jì)

本文討論利用帶嵌入式SERDES收發(fā)器和CPRI鏈路IP內(nèi)核的低成本FPGA，來(lái)實(shí)現(xiàn)電信系統(tǒng)低延遲變化設(shè)計(jì)的考慮因素。

無(wú)線電信設(shè)備制造商正受到以更小體積、更低功耗、更低制造成本來(lái)布署基站架構(gòu)的壓力。當(dāng)通過(guò)WiMax和LTE網(wǎng)絡(luò)開(kāi)展新業(yè)務(wù)的同服務(wù)時(shí)，他們還面臨提高覆蓋范圍、帶寬和可擴(kuò)展性的壓力。解決這些應(yīng)用挑戰(zhàn)的關(guān)鍵策略是從基站中分離出RF接收器和功率放大器，并緊靠它們各自的天線重新設(shè)計(jì)，從而使簡(jiǎn)化后的基站直接驅(qū)動(dòng)天線。本文討論利用帶嵌入式SERDES收發(fā)器和CPRI鏈路IP內(nèi)核的低成本FPGA，來(lái)實(shí)現(xiàn)電信系統(tǒng)低延遲變化設(shè)計(jì)的考慮因素。

實(shí)現(xiàn)這種系統(tǒng)的一個(gè)解決方法是利用通用公共無(wú)線接口(CPRI)，通過(guò)光纖傳送數(shù)字基帶數(shù)據(jù)到遠(yuǎn)程無(wú)線頭(RRH)。根據(jù)CPRI規(guī)范，基站用作無(wú)線設(shè)備控制器(REC)，而RRH用作無(wú)線設(shè)備(RE)。在此方案中，所有的RE在指定的時(shí)間必須同步和傳輸，這樣，待解決的器件和系統(tǒng)級(jí)關(guān)鍵問(wèn)題是如何使各種天線之間的傳輸時(shí)間變化最小。本文討論利用帶嵌入式SERDES收發(fā)器和CPRI鏈路IP內(nèi)核的低成本FPGA，來(lái)實(shí)現(xiàn)電信系統(tǒng)低延遲變化設(shè)計(jì)的考慮因素。

RRH的部署

從駐點(diǎn)(hotel)基站分離無(wú)線頻率(RF)收發(fā)器和功率放大器的優(yōu)點(diǎn)很多，如圖1所示。但最吸引人的優(yōu)勢(shì)體現(xiàn)在功耗、部署的靈活性、更小的固定面積，以及更低的CAPEX(固定投資)和OPEX(運(yùn)營(yíng)費(fèi)用)方面。

由于無(wú)線頭從主基帶模塊里分離出來(lái)，所以必須確保系統(tǒng)能校準(zhǔn)無(wú)線頭和hotel BTS之間的所有延時(shí)，以便能遵從傳輸時(shí)間規(guī)范(即最大可接受的周期內(nèi)對(duì)齊)。由于采用分集傳輸，公共數(shù)據(jù)經(jīng)由不同的RE傳送，這意味著發(fā)送對(duì)齊誤差在各種RE之間是可知且可控，以取保正確運(yùn)行。

通常，通過(guò)基于FPGA的CPRI鏈接的回路延遲取決于其發(fā)送路徑(包括串行器、物理編碼子層，橋接FIFO和FPGA結(jié)構(gòu))，和返回時(shí)的接收路徑(類似于發(fā)送路徑，不過(guò)是反向的)。圖2給出了一個(gè)例子。此外，這個(gè)延時(shí)需要再加上傳輸媒質(zhì)(最常用的是光纖)導(dǎo)致的延時(shí)。

因?yàn)椴僮鲉T將延時(shí)信息用于系統(tǒng)校準(zhǔn)，比如為了使信號(hào)強(qiáng)度最大和改進(jìn)跟蹤需要確定不同系統(tǒng)的地理位置，這必須確保通過(guò)整個(gè)來(lái)回路徑的延時(shí)變化在系統(tǒng)正常工作期間以及各種上電方案和情況時(shí)隨工藝、電壓和溫度變化最小。因?yàn)閺拿總�(gè)RRH跳的變化是累加的，這個(gè)需求通過(guò)級(jí)聯(lián)RRH被放大，在延時(shí)變化規(guī)范方面導(dǎo)致甚至更小的容忍度。

CPRI規(guī)范對(duì)此特別關(guān)注，針對(duì)CPRI收發(fā)器的單向和來(lái)回行程延時(shí)，在3.5.3(R-19和R-20)條款做了清楚的說(shuō)明。對(duì)于3GPP和WiMAX，這個(gè)規(guī)范為一跳的延時(shí)精確性是±16.276ns(來(lái)回行程，不包括傳輸媒質(zhì))，每增加一跳，減少這個(gè)數(shù)目(即2跳是±16.276除2，或者±8.138ns等)。

針對(duì)低延遲變化的FPGA實(shí)現(xiàn)

圖2給出了傳統(tǒng)SERDES/PCS實(shí)現(xiàn)中的主要功能塊，黃色部分是導(dǎo)致延時(shí)變化的主要功能塊。

圖2：傳統(tǒng)的CPRI接收器實(shí)現(xiàn)方案。

導(dǎo)致延時(shí)變化的模塊有好幾個(gè)，包括模擬SERDES、數(shù)字PCS邏輯以及實(shí)際的軟IP。模擬SERDES有相對(duì)緊湊的時(shí)序，百萬(wàn)分之一秒的變化主要源于工藝、電壓和溫度的變化。因此對(duì)延時(shí)變化預(yù)算沒(méi)有很大的影響。

然而，字對(duì)齊和橋接FIFO是引起延時(shí)變化很大的兩個(gè)主要原因。如圖3所示，字對(duì)齊功能會(huì)導(dǎo)致多達(dá)9位周期的延時(shí)變化，這取決于10位周期內(nèi)字對(duì)齊指針的初始位置。如果10位的采樣窗口能很好地捕獲對(duì)齊字符(如圖3a所示)，那就沒(méi)有延時(shí)。如果采樣窗口沒(méi)有與字符對(duì)齊，則將導(dǎo)致多達(dá)9位周期的延時(shí)(如圖3b所示)。對(duì)于工作頻率為2.488Gbps(400ps周期)的CPRI鏈路，這意味最壞延遲變化為±1.8ns。

圖3：字對(duì)齊導(dǎo)致的延時(shí)變化。

采用基于SERDES的FPGA混合結(jié)構(gòu)，還需要橋接FIFO來(lái)支持從高速PCS時(shí)鐘到FPGA時(shí)鐘域的轉(zhuǎn)換。通過(guò)設(shè)計(jì)，這個(gè)FIFO可導(dǎo)致多達(dá)2個(gè)并行時(shí)鐘周期的延時(shí)變化。在2.488Gbps的線速下，PCS并行時(shí)鐘以該速率的十分之一運(yùn)行，時(shí)鐘周期大約為4ns。因此，F(xiàn)IFO(Tx&Rx)的每個(gè)方向上都有±8ns的最大延遲變化，這導(dǎo)致一共±16ns的延遲變化。