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您可以顯著提高無線系統(tǒng)中信號(hào)處理功能的性能。怎樣提高呢？有效方法是利用FPGA結(jié)構(gòu)的靈活性和目前受益于并行處理的FPGA架構(gòu)中的嵌入式DSP模塊。
常見于無線應(yīng)用中這類處理包括有限沖激響應(yīng)(FIR)濾波、快速傅里葉變換(FFT)、數(shù)字上下變頻和前向誤差校正(FEC)。Xilinx Virtex-4和Virtex-5架構(gòu)提供多達(dá)512個(gè)并行嵌入式DSP乘法器，這些乘法器的工作頻率高于500MHz，最高可提供256 GMAC的DSP性能。
將需要高速并行處理的工作卸載給FPGA，而將需要高速串行處理的工作留給處理器，這樣即可在降低系統(tǒng)要求的同時(shí)優(yōu)化整體系統(tǒng)的性價(jià)比。
子系統(tǒng)劃分選擇方案
FPGA可與DSP處理器一起使用，作為獨(dú)立的預(yù)處理器(有時(shí)是后處理器)器件，或者作為協(xié)處理器。在預(yù)處理架構(gòu)中，F(xiàn)PGA直接位于數(shù)據(jù)通路中負(fù)責(zé)信號(hào)預(yù)處理，預(yù)處理后的信號(hào)可以高效又經(jīng)濟(jì)地移交給DSP處理器進(jìn)行速率較低的后續(xù)處理。
在協(xié)處理架構(gòu)中，F(xiàn)PGA與DSP并列而置，后者將特定算法函數(shù)卸載給FPGA，以便實(shí)現(xiàn)比單獨(dú)采用DSP處理器能達(dá)到的速度更高的處理速度。FPGA的處理結(jié)果傳回DSP，或者送至其他器件進(jìn)一步進(jìn)行處理、傳輸或存儲(chǔ)(圖1)。
選擇預(yù)處理、后處理還是協(xié)處理，常常取決于在處理器和FPGA之間移動(dòng)數(shù)據(jù)所需的時(shí)序余量及其對(duì)整體延遲的影響。雖然協(xié)處理解決方案是設(shè)計(jì)人員最�？紤]的拓?fù)浣Y(jié)構(gòu)(主要是因?yàn)镈SP可以更直接地控制數(shù)據(jù)移交過程)，但這并不一定總是最佳的總體策略。
例如，最新的3G LTE規(guī)范將傳輸時(shí)間間隔(TTI)從HSDPA的2ms和WCDMA的10ms縮短到了1ms。這實(shí)質(zhì)上是要求從接收器一直到MAC層輸出之間的數(shù)據(jù)處理時(shí)間短于1,000?sec。
圖1：FPGA 用作預(yù)處理器和協(xié)處理器的解決方案。
如圖2所示，在運(yùn)行速度為3.125Gbps的DSP上使用SRIO端口(使用8b/10b編碼，Turbo解碼功能需要200比特的額外開銷)會(huì)造成230?sec的DSP到FPGA傳輸延遲(也就是說TTI時(shí)段中有將近四分之一僅用來傳輸數(shù)據(jù))。加之其他可預(yù)見的延遲，為滿足這些系統(tǒng)時(shí)序，當(dāng)用戶為50個(gè)時(shí)，所需的Turbo編解碼器性能就是高達(dá)75.8Mbps。
圖2：協(xié)處理數(shù)據(jù)傳輸延遲問題的 LTE 示例。
