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全數(shù)字電力線載波機等數(shù)字通信設備中通常要求在有限帶寬的數(shù)據通道中傳輸多路話音和數(shù)據，此類設備傳輸?shù)臄?shù)據格式不定，有同步數(shù)據格式、異步數(shù)據格式及不確定的非等時數(shù)據格式。另外，數(shù)據接口的速率也是變化的，必須能適應異步數(shù)據300 b/s～19.2 kb/s，同步數(shù)據300 b/s～33.6 kb/s的不同數(shù)據速率的傳輸要求，因此多功能數(shù)據接口必不可少。當數(shù)據速率較高時，普通的微處理器一般難以勝任。DSP芯片由于其特殊的流水線結構，能較好地解決諸如多路多協(xié)議高速數(shù)據復分接等方面的難題。
1 設計思想
TMS320C2xx是美國TI公司出品的TMS320系列數(shù)字信號微處理器(Digital Signal Process，DSP)中的一種定點DSP，本設計的核心器件是數(shù)字信號處理器TMS320F206，他是C2xx系列中惟一具有片內FLASH存儲器的DSP芯片。
TMS320F206速度可達40 MIPS，單周期指令執(zhí)行時間最快可達50 ns，具有豐富的片內外資源�？蓪ぶ返拇鎯ζ骺臻g為224 kB(程序空間64 kB，數(shù)據空間64 kB，I/O空間64 kB，還有32 kB的全局存儲空間);片內雙向訪問RAM為544 B，(288 B用于數(shù)據，256 B可用于程序/數(shù)據);片內有閃速存儲器32 kB;片內有單訪問RAM為4.5 kB。還有豐富的片內外設，軟件可編程的定時器;適用于程序、數(shù)據和I/O存儲空間的軟件可編程等待狀態(tài)產生器;振蕩器與鎖相環(huán)，可實現(xiàn)時鐘的選擇：×1，×2，×4和÷2;同步串行口;異步串行口。
CPLD由于其體積小、可靠性高、開發(fā)方便，已成為目前業(yè)界數(shù)字邏輯電路設計的首選。本設計選用Altera公司的MAX7000系列CPLD芯片EPM7128。EPM7128可用門數(shù)目為2 500，宏單元數(shù)目為128，邏輯門陣列塊數(shù)目為8，最大用戶I/O數(shù)目為100，正好滿足系統(tǒng)對數(shù)字邏輯電路設計的要求。
MXL1543是多協(xié)議軟件可編程數(shù)據傳輸接口芯片，與MXL1344A多協(xié)議軟件可編程終端電阻網絡配合使用，可使數(shù)據處理單元方便快捷地滿足用戶不同數(shù)據格式的傳輸要求，靈活地選用V.10，V.11，V.28，V.35多種協(xié)議。因此，本設計選用MXL1543和MXL1344A實現(xiàn)多協(xié)議接口。
2 硬件實現(xiàn)
多協(xié)議數(shù)據傳輸系統(tǒng)如圖1所示。該系統(tǒng)由以下幾部分組成：
(1)以TMS320F206為核心的主控部分。
(2)以EPM7128SLC為核心的邏輯電路控制部分。
(3)總線驅動電路。
(4)多協(xié)議數(shù)據接口電路。
(5)看門狗電路。
以下具體分析各部分電路功能。
2.1 以DSP芯片為核心的主控電路
該部分電路由TMS320F206、晶體振蕩電路和JTAG口組成，如圖2所示。
TMS320F206端口提供了7根與仿真電路設計有關的仿真引腳，如圖2所示，引腳76～82，連接到雙列14腳的仿真插頭。通過此JTAG口，使用TI公司的XDS510仿真器即可進行在線仿真調試。必須注意：仿真插頭為雙列14引腳，其中第6腳應為空，作為定位引腳。圖中EMU0/1為仿真引腳，加入22 kΩ上拉電阻，以保證信號上升時間，PD與電源相連。用于電源檢測，指示電纜是否連接和目標系統(tǒng)是否加電，其他端與DSP對應端相連。注意在布線時仿真頭與TMS320F206問距不大于6 in，否則要加入信號緩沖器。
另外需要重視的是，TMS320F206雖然具有片內32 kB FLASH，但在調試狀態(tài)下并不能實際使用，為了使仿真系統(tǒng)能正常工作，必須在設計的目標系統(tǒng)中加入仿真時下載程序用的RAM。本電路采用2片CYC199完成。
引腳85～90是同步串行口的引腳，在本設計中此同步串口主要用于處理同步數(shù)據。同步串行口的工作需要3種信號：
時鐘信號(CLKX/CLKR)，由CPLD產生送入;幀同步信號(FSX/FSR)由CPLD產生送入;數(shù)據信號，發(fā)送引腳(DX)連接到多協(xié)議接口芯片的TTL發(fā)送端，接收引腳(DR)連接到多協(xié)議接口芯片的TTL接收端。
片內的異步串行口(ASP)可提供便的串口數(shù)據通信。片內共有4個寄存器異步數(shù)據發(fā)送和接收寄存器(ADTR)，異步串行口控制寄存器(ASPCR)，I/O狀態(tài)寄存器(IOSR)，波特率除法寄存器。還有2個程序員不可訪問的寄存器：異步串行口發(fā)送移位寄存器(AXSR)和異步串行口接收移位寄存器(ARSR)。共有6個引腳TX，RX，IO0，IO1，IO2，IO3。本設計中利用TX及RX進行與上位機異步數(shù)據的傳輸，IO0～IO3作為通用的I/O口使用。
本設計利用通用輸入引腳BIO、通用輸出引腳XF及外部中斷來處理用戶的異步數(shù)據傳輸。
TMS320F206的引腳D0～D15及A8～A12連接到CPLD，實現(xiàn)I/O口的擴展及實現(xiàn)其他邏輯功能。
2.2 邏輯控制電路
由Altera公司的CPLD芯片EPM7128實現(xiàn)所需的邏輯控制，并實現(xiàn)了對TMS320F206的I/O口擴展。其中需要控制的有：
(1)HPI驅動電路74F245的片選線CS、方向DIR;
(2)對接口芯片MXL1344A，MXL1543進行軟件編程，選擇傳輸數(shù)據協(xié)議方式;
(3)對X25043看門狗電路的控制;
(4)輸出HPI-8口控制信號，與HPI-8口進行有效的數(shù)據交換;
(5)系統(tǒng)所需的4-16譯碼器電路、分頻器電路、D觸發(fā)器電路、鎖存器電路、選擇開關電路等。
圖3為控制電路和復位電路的電路圖：由EPM7128SLC EPLD芯片及JTAG口組成，可實現(xiàn)在線編程。復位電路是由X25043及上電復位電路2R3，2C1組成。
2.3 總線驅動電路
總線驅動用了2片74HC245構成HPI-8接口電路，為了克服干擾，每根總線應串接一個100 Ω的電阻。
2.4 多協(xié)議數(shù)據接口電路
以上接口電路由3個部分組成：
(1)MAX485接口電路部分：這部分電路完成TMS320F206通過串口與網管系統(tǒng)的接口電平轉換。
(2)MAX232接口電路部分：這部分電路主要完成異步數(shù)據時流控信號(CTS/RTS，DTR/DSR)與TTL電路的電平轉換。
(3)MXL1543、MXL1344A：這部分電路主要完成多協(xié)議的選擇。通過對M0，M1，M2的軟件編程，可實現(xiàn)多協(xié)議的轉換。其中協(xié)議有RS 530，X.21和V.35等十幾種。
3 軟件實現(xiàn)
軟件由以下6個部分組成，各部分功能如下：
(1)主程序部分;
(2)F206初始化部分：實現(xiàn)對F206各個寄存器的初始化;
(3)同步串口部分：實現(xiàn)對同步數(shù)據的處理;
(4)異步串口部分：實現(xiàn)與上位機的數(shù)據通信;
(5)X25043軟件部分：密碼的設定及實現(xiàn)對看門狗電路的處理;
(6)與HPI-8數(shù)據處理部分：實現(xiàn)與HPI-8主機接口的數(shù)據交換。
主程序主要完成默認數(shù)據格式的配置、寄存器初始化、查詢上位機的數(shù)據配置及通過HPI與外部電路進行數(shù)據交互。異步數(shù)據和同步數(shù)據的處理在異步中斷和同步中斷子程序中完成。主程序框圖如圖5所示。
4 結 語
上述設計，以TMS320F206 DSP芯片實現(xiàn)核心控制，以EPM7128實現(xiàn)外圍邏輯控制，以MXL1543和MXL1344A專用芯片實現(xiàn)協(xié)議轉換，解決了高速多路多協(xié)議數(shù)據傳輸?shù)碾y題。經邏輯分析儀測試和誤碼測試，各項指標符合用戶要求。
來源：電子產品世界
