基于FPGA和DSP的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

1 引 言

數(shù)據(jù)采集與處理系統(tǒng)的設(shè)計(jì)是現(xiàn)代信號(hào)處理系統(tǒng)的基礎(chǔ)，被廣泛應(yīng)用于雷達(dá)、通信、圖像處理、遙感遙測(cè)等領(lǐng)域。隨著信息科學(xué)的高速發(fā)展，人們面臨的信號(hào)處理任務(wù)越來越繁重，對(duì)數(shù)據(jù)采集處理系統(tǒng)的要求也越來越高。特別是在移動(dòng)通信領(lǐng)域，基站和手機(jī)的物理信道處理都是實(shí)時(shí)信號(hào)處理。實(shí)時(shí)信號(hào)處理系統(tǒng)要求具有處理大數(shù)據(jù)量和高速數(shù)據(jù)的能力，以保證系統(tǒng)的實(shí)時(shí)性。這就對(duì)數(shù)據(jù)采集與處理系統(tǒng)提出了新的更高的要求，即高速度、高精度和高實(shí)時(shí)性。

對(duì)數(shù)據(jù)采集與處理系統(tǒng)的設(shè)計(jì)，有以下3種方案可供選擇：

(1)A／D+DSP方案

在傳統(tǒng)的高速信號(hào)處理中，大多采用這種方案。將A／D、D／A芯片直接與DSP相連，由DSP來完成數(shù)字信號(hào)處理算法。目前主要的高端數(shù)字信號(hào)處理器有TI公司的DSP和AD公司的ADSP。該方案的優(yōu)點(diǎn)在于：設(shè)計(jì)簡(jiǎn)潔，所需芯片數(shù)量少。缺點(diǎn)是：在數(shù)據(jù)轉(zhuǎn)換通道多的情況下，由于DSP對(duì)各個(gè)轉(zhuǎn)換芯片的訪問時(shí)間是分時(shí)進(jìn)行的，因此DSP需要花大量的時(shí)間與各個(gè)芯片進(jìn)行數(shù)據(jù)交換，相應(yīng)地用于計(jì)算的時(shí)間大大減少，無法滿足讀入(或輸出)數(shù)據(jù)的并行要求。

(2)ASIC方案

專用集成電路(ASIC)構(gòu)成的系統(tǒng)，其基本特征是功能固定、通常用于完成特定的算法。其缺點(diǎn)在于設(shè)計(jì)上受ASIC廠商設(shè)計(jì)思路限制，不具備可編程和可擴(kuò)展性，并且設(shè)計(jì)周期長(zhǎng)、成本高。

(3)A／D+DSP+FPGA方案

在DSP和A／D芯片間增加FPGA。FPGA是整個(gè)系統(tǒng)的時(shí)序控制中心和數(shù)據(jù)交換橋梁，而且能夠?qū)崿F(xiàn)對(duì)底層的信號(hào)快速預(yù)處理，在很多信號(hào)系統(tǒng)中，底層的信號(hào)預(yù)處理算法要處理的數(shù)據(jù)量大；對(duì)處理速度要求高，但算法結(jié)構(gòu)相對(duì)簡(jiǎn)單，適于用FPGA進(jìn)行硬件編程實(shí)現(xiàn)。其優(yōu)點(diǎn)是：可實(shí)現(xiàn)多通道數(shù)據(jù)采集的并行處理；FPGA的設(shè)計(jì)全部用硬件描述語言來完成，便于修改調(diào)試；FPGA的外圍電路出了配置芯片外，不需要附加任何外圍電路，集成度高，可靠性強(qiáng)。

綜合比較以上3種方案，在對(duì)WCDMA數(shù)字基帶接收機(jī)的設(shè)計(jì)中，采用了第三種方案，其結(jié)構(gòu)框圖如圖1所示。

2 器件選型

2.1 A／D采樣芯片

由于射頻模塊輸出的是I，Q兩路正交基帶信號(hào)，因此為保證I，Q兩路采樣時(shí)間相同，系統(tǒng)中使用單芯片雙路A／D采樣芯片�？紤]到WCDMA基帶信號(hào)帶寬為5 MHz，根據(jù)低通采樣定律可知，A／D采樣芯片的采樣頻率不能低于10 MHz。綜合以上考慮，選用了AD公司的雙通道數(shù)模轉(zhuǎn)換器AD9281作為系統(tǒng)的采樣芯片。

采樣芯片AD9281采用雙通道設(shè)計(jì)，工作頻率為28 MS／s，是目前市場(chǎng)上高性能的雙通道8位ADC。AD9281具有以下特點(diǎn)：

(1)供電電壓范圍為2.7～5.5 v；

(2)對(duì)電源要求簡(jiǎn)單，系統(tǒng)中采用3.3 V供電；

(3)差分輸入；

(4)低功耗，3 V供電情況下功耗僅為225 mW；

(5)單個(gè)8位數(shù)字輸出，通過SELECT管腳的高低來選擇是I通道輸出還是Q通道輸出。

2.2 DSP

在WCDMA移動(dòng)通信系統(tǒng)中，為了能提供大容量和高質(zhì)量的語音、可變速率數(shù)據(jù)、圖像等業(yè)務(wù)，無線空中接口的傳輸速率在室內(nèi)環(huán)境最高要達(dá)到2 Mb／s，在室外移動(dòng)環(huán)境最高要達(dá)到384 kb／s。因此對(duì)其接收需要提供強(qiáng)大的處理能力。TI公司推出的TMS320C6416具有強(qiáng)大的處理能力，它的主頻高達(dá)1 GHz，最高處理能力8 000 MIPS，常用于設(shè)計(jì)高性能的3G無線基站。在本設(shè)計(jì)中，采用該型號(hào)DSP。

TMS320C26416基于先進(jìn)的Veloci TI第二代技術(shù)的高性能超長(zhǎng)指令字(VLIW)架構(gòu)，是高性能定點(diǎn)DSP，其代碼與C6000 DSP平臺(tái)兼容；它提供了64個(gè)通用32位寄存器、8個(gè)并行功能單元，每時(shí)鐘周期能夠計(jì)算4個(gè)16位乘法累加器(MAC)；采用兩級(jí)緩沖架構(gòu)，第一級(jí)(L1)程序緩存和數(shù)據(jù)緩存各128 kb／s，第二級(jí)(L2)緩存共8 Mb／s，既可用作數(shù)據(jù)緩存又可用作程序緩存；具有功能強(qiáng)大的多種外設(shè)，包括3個(gè)多通道緩沖串行接口、1個(gè)8位的用于ATM的通用測(cè)試和操作接口、3個(gè)32位的通用目標(biāo)定時(shí)器、1個(gè)HPI接口、1個(gè)PCI接口、1個(gè)擁有16個(gè)引腳的通用目標(biāo)輸入輸出和兩個(gè)無膠合外部存儲(chǔ)器接口(64 b EMIFA和16 bEMIFB)。除此之外，TMS320C6416內(nèi)部還集成了兩個(gè)高性能的嵌入式處理器：Viterbi譯碼器和Turbo譯碼器。

2.3 FPGA

在FPGA的選型中，通過對(duì)算法所需資源的估算和充分考慮器件的性價(jià)比，考慮選用ALTERA的高端FPGA Stratix EP1S60。

Stratix EP1S60是ALTERA的高端FPGA。其資源如表1所示。

2.4 CPCI接口控制芯片

Compact PCI(Compact Peripheral Component Interconnect，CPCI)，中文又稱緊湊型PCI，是國際工業(yè)計(jì)算機(jī)制造者聯(lián)合會(huì)(PCI Industrial Complner Manufacturers Group，PICMG)于1994提出來的一種總線接口標(biāo)準(zhǔn)，是以PCI電氣規(guī)范為標(biāo)準(zhǔn)的高性能工業(yè)用總線。CPCI接口控制芯片市場(chǎng)上常見的有PLX，AMCC，Cypress等公司的產(chǎn)品。本設(shè)計(jì)中，采用PLX公司的PCI9050。

PCI9050為CPCI接口的應(yīng)用板提供了一個(gè)簡(jiǎn)潔的高性能CPCI總線目標(biāo)(從)接口。PCI9050包含了一個(gè)雙向的FIFO，以便加速匹配32 b寬度、33 MHz的CPCI總線和局部總線的連接。

3 硬件電路設(shè)計(jì)

3.1 前端調(diào)理電路

高速AD芯片的輸入端采用差分輸入，這種方式有以下優(yōu)點(diǎn)：差分特性對(duì)來自電源和其他電路的外部共模噪聲源具有抑制作用；能夠抵消偶次諧波；每個(gè)差分輸入所需電壓擺幅僅為單端輸入時(shí)的50％，可以降低對(duì)電源的要求。

由于模擬信號(hào)的輸入是單端信號(hào)，因此AD前端必須設(shè)計(jì)專用的單端轉(zhuǎn)差分電路來完成信號(hào)的輸入。目前有兩種方法可選：一是采用專用的單端轉(zhuǎn)差分放大器，例如ADI公司的AD8138，AD8351等，這種方法的優(yōu)點(diǎn)是輸入信號(hào)的功率可以通過反饋電阻阻值進(jìn)行靈活的調(diào)節(jié)，缺點(diǎn)是需要配置較多的外圍電路，且模擬放大器有一定的通帶范圍，超出此范圍的信號(hào)將受到抑制。第二種方法是采用變壓器來實(shí)現(xiàn)單端轉(zhuǎn)差分的功能，這種方法結(jié)構(gòu)簡(jiǎn)單，通帶范圍很大，缺點(diǎn)是變壓器對(duì)直流信號(hào)造成了斷路。但考慮本系統(tǒng)，變壓器是較理想的選擇。選用Mini-Circuits公司的寬帶變壓器ADTl-1WT，其工作頻帶為0.4～800 MHz、配合簡(jiǎn)單的電阻網(wǎng)絡(luò)及濾波電容就可以完成設(shè)計(jì)任務(wù)了。電路如圖2所示。

3.2 A／D采樣電路

利用AD9281作為采樣芯片的采樣電路，如圖3所示，其中的SELECT，CLOCK信號(hào)由FPGA提供，其8位數(shù)據(jù)線直接連到FPGA的I／O口。

來源：現(xiàn)代電子技術(shù)