banner.jpg)
相關(guān)專題：
1 引言
軟件無線電是一種基于高速、高精度A／D轉(zhuǎn)換器與高速FPGA／DSP器件，并以軟件為核心的嶄新體系結(jié)構(gòu)。受A/D轉(zhuǎn)換器制約，直接采樣處理射頻信號有一定難度，因此目前普遍采用中頻數(shù)字化方案：射頻信號首先進入接收天線，然后送入射頻前端處理。這種結(jié)構(gòu)與常規(guī)的超外差電臺的接收機類似．射頻前端的主要功能是將射頻信號下變頻為適合A／D轉(zhuǎn)換器采樣的帶寬及中心頻率適中的中頻信號，這樣大大減輕后續(xù)的 A／D轉(zhuǎn)換器采樣以及信號處理負(fù)擔(dān)。中頻信號經(jīng)帶通采樣后，再通過FPGA中的DDC以及數(shù)字信道化，進一步降低信號處理速率。使得后續(xù)數(shù)字信號處理更容易。
2 系統(tǒng)實現(xiàn)
2．1 前端高速采樣模塊
ADC08D1000是雙通道低功耗8 bit A/D轉(zhuǎn)換器，單通道最高采樣頻率達(dá)1．3 GHz，全功率帶寬1．7 GHz，1．9 V電源供電．每個通道差分輸入。其模擬輸入包括采樣時鐘以及2路采樣信號，由于均為差分輸入，所以要通過變壓器對單端輸入的信號進行轉(zhuǎn)換。由于該A/D轉(zhuǎn)換器的輸入阻抗為100 Ω，所以差分輸出端接100 Ω電阻，將輸出阻抗轉(zhuǎn)為50 Ω差分阻抗。A/D轉(zhuǎn)換器模擬輸入電路如圖1所示。由于A/D轉(zhuǎn)換器為差分輸出，其100 Ω匹配電阻應(yīng)盡量靠近FPGA引腳放置。
2．2 FPGA的信號處理單元
FPGA選擇Altera公司的StratixII系列器件，該系列FPGA特點：采用“自適應(yīng)邏輯模塊”(ALM)構(gòu)架優(yōu)化FPGA的性能及資源利用率；高速DSP模塊(最高達(dá)370 MHz)，實現(xiàn)專門的乘法、乘加運算及有限脈沖響應(yīng)(FIR)濾波器；最多有16個全局時鐘，支持動態(tài)時鐘管理以降低用戶模式時的功耗；最多有12個鎖相環(huán)(PLL)。根據(jù)該設(shè)計的數(shù)據(jù)處理要求，以及估算處理所需的資源，選用EP2S90F1020C3型FPGA。
2．3 系統(tǒng)原理框圖
A／D轉(zhuǎn)換器的采樣速度為600 MHz，A/D轉(zhuǎn)換器內(nèi)部通過DMUX輸出300 MHz奇偶兩路送至FPGA，F(xiàn)PGA內(nèi)部通過LVDS模塊轉(zhuǎn)換為單端信號，然后進行數(shù)字下變頻(DDC)處理。需注意，A／D采樣得到的數(shù)字信號為偏移二進制類型，需轉(zhuǎn)換為補碼形式，以便后續(xù)處理。
DDC后得到的基帶信號進入信道化濾波器組完成信道化處理，可得到32路子帶信號，此時每個子帶信號的速率降為300～32 MHz，從而大大減輕后續(xù)信號處理負(fù)擔(dān)。圖2是FPGA內(nèi)部處理模塊框圖。
2．3．1 數(shù)字下變頻DDC
A／D轉(zhuǎn)換器的輸出信號為LVDS形式，進入FPGA后需轉(zhuǎn)換為單端信號。采用 Altera公司提供的模塊完成信號轉(zhuǎn)換。由于A／D轉(zhuǎn)換器采用偏移二進制，需轉(zhuǎn)換為補碼形式。數(shù)字下變頻是將高速率信號變成低速率基帶信號，以便進一步作信號處理。典型的數(shù)字下變頻采用乘法器和NCO實現(xiàn)，其缺點：A／D轉(zhuǎn)換器需在高頻下采樣數(shù)字化；當(dāng)采樣速率很高時，后續(xù)數(shù)字低通濾波則成為瓶頸，特別是當(dāng)濾波器階數(shù)很高時：低通濾波后抽取，這意味著有很多經(jīng)下變頻和低通濾波后的數(shù)據(jù)都未被利用，浪費大量運算結(jié)果，運算效率低。因此，這里提出一種基于多相結(jié)構(gòu)的高效寬帶數(shù)字下變頻結(jié)構(gòu)，如圖3正交變換的多相濾波實現(xiàn)圖3所示。
具體實現(xiàn)：2倍抽取在A／D轉(zhuǎn)換器內(nèi)部通過DMUX完成，然后由符號轉(zhuǎn)換將輸人信號正負(fù)交替輸出，利用加法器實現(xiàn)，加減可控制。
需輸出原數(shù)據(jù)時，加減控制設(shè)為加法；需輸出反相數(shù)據(jù)時，則設(shè)為減法，輸出數(shù)據(jù)為零減去原數(shù)據(jù)。FPGA實現(xiàn)如圖4所示。
作者：魏旭光,任輝 陜西西安 來源：國外電子元器件
