嵌入式DDR息線的布線分析與設(shè)計(jì)

引 言

嵌入式DDR(Double Data Rate，雙數(shù)據(jù)速率)設(shè)計(jì)是含DDR的嵌入式硬件設(shè)計(jì)中最重要和最核心的部分。隨著嵌入式系統(tǒng)的處理能力越來越強(qiáng)大，實(shí)現(xiàn)的功能越來越多，系統(tǒng)的工作頻率越來越高，DDR的工作頻率也逐漸從最低的133 MHz提高到200 MHz，從而實(shí)現(xiàn)了更大的系統(tǒng)帶寬和更好的性能。然而，更高的工作頻率同時(shí)也對(duì)系統(tǒng)的穩(wěn)定性提出了更高的要求，這需要硬件設(shè)計(jì)者對(duì)電路的布局走線有更多的約束和考慮。而影響整個(gè)系統(tǒng)能否工作正常且穩(wěn)定的最重要的部分就是DDR部分的電路設(shè)計(jì)。

嵌入式系統(tǒng)使用DDR內(nèi)存，可以在傳統(tǒng)的單數(shù)據(jù)數(shù)率內(nèi)存芯片上實(shí)現(xiàn)更好的性能。DDR允許在不增加時(shí)鐘頻率和數(shù)據(jù)位寬的條件下，一個(gè)時(shí)鐘周期內(nèi)能夠處理兩個(gè)操作。增加的數(shù)據(jù)總線性能是由于源同步數(shù)據(jù)選通允許數(shù)據(jù)同時(shí)在選通脈沖的上升沿和下降沿被獲取。DDR雖然能夠給嵌入式設(shè)計(jì)帶來更好的性能，但是設(shè)計(jì)者必須比以往的SDR設(shè)計(jì)更小心地處理DDR部分的PCB布線部分，否則不僅不能實(shí)現(xiàn)好的性能，整個(gè)嵌入式系統(tǒng)的穩(wěn)定性也會(huì)受到影響。DDR比傳統(tǒng)的SDR有更短的信號(hào)建立保持時(shí)間、更干凈的參考電壓、更緊密的走線匹配和新的I／O □信號(hào)，并且需要合適的終端電阻匹配。這些都是要面對(duì)的新的挑戰(zhàn)。

1 DDR總線結(jié)構(gòu)

對(duì)于DDR內(nèi)存，JEDEC建立和采用了一個(gè)低壓高速信號(hào)標(biāo)準(zhǔn)。這個(gè)標(biāo)準(zhǔn)稱為“短截線串聯(lián)終結(jié)邏輯(StubSeries Terminated Logic，SSTL)”。SSTL能夠改進(jìn)數(shù)據(jù)通過總線傳輸?shù)男盘?hào)完整性，這種終端設(shè)計(jì)的目的是防止在高速傳輸下由于信號(hào)反射導(dǎo)致的數(shù)據(jù)錯(cuò)誤。

在一個(gè)典型的內(nèi)存拓?fù)浣Y(jié)構(gòu)中，如果使用了串聯(lián)匹配電阻(Rs)，那么它應(yīng)該放在遠(yuǎn)離DDR控制器的位置。這種方法能夠節(jié)約控制器附近寶貴的電路板空間，避免布線擁塞和繁瑣的引腳扇出；而且也優(yōu)化了從控制器到內(nèi)存芯片的信號(hào)完整性，在這些位置往往有很多地址和命令信號(hào)需要可靠地被多個(gè)內(nèi)存接收。

最普通的SSTL終端模型是一種較好的單終端和并聯(lián)終端方案，如圖1所示。這種方案包含使用一個(gè)串聯(lián)終端電阻(Rg)從控制器到內(nèi)存，以及一個(gè)并聯(lián)終端電阻(RT)上拉到終端電壓(VTT)。這種方法常見于商用電腦的主板上，但目前的嵌入式主板上為了獲得更好的信號(hào)完整性和系統(tǒng)穩(wěn)定性，也常常使用。Rs和RT的值是依賴于具體的系統(tǒng)的，應(yīng)該由板級(jí)仿真確定具體的值。

2 嵌入式DDR布線分析

2．1 DDR的信號(hào)完整性問題

高速總線信號(hào)的傳輸往往需要考慮信號(hào)完整性問題。DDR的信號(hào)線不是普通的信號(hào)線而是傳輸線，因而傳輸線上的過孔，或者連接器等不連續(xù)阻抗因素都會(huì)影響接收端的信號(hào)完整性。主要有過沖和下沖、振鈴及串?dāng)_等影響，交流噪聲以及直流電壓的一些不準(zhǔn)確因素也同樣影響信號(hào)傳輸?shù)男阅堋?/p>

DDR為了實(shí)現(xiàn)更高的信號(hào)頻率，SSTL高增益差分接收器的接收電平往往是偏置在參考電平(VREF)附近，使用這樣的接收器允許更小的電壓擺幅、更少的信號(hào)反射、更低的電磁干擾和更短的建立時(shí)間，比LVTTL能適應(yīng)更高的時(shí)鐘頻率。圖2所示的是SSTL接口電平。交流邏輯電平是在接收器端的接收電平，在接收器處交流邏輯參數(shù)(包括建立和保持時(shí)間)都必須最佳，而直流邏輯電平則提供一個(gè)滯后的接收電平點(diǎn)。當(dāng)輸入電平穿過DC直流參考點(diǎn)時(shí)，接收器轉(zhuǎn)變到新的邏輯電平并且保持這個(gè)新的狀態(tài)，只要信號(hào)不低于門限電平。因此，SSTL總線不易于受過沖、下沖和振鈴的影響。

來源：中國IT實(shí)驗(yàn)室