基于GPS的異地?cái)?shù)據(jù)采集的改進(jìn)同步方法及其實(shí)現(xiàn)

工程中經(jīng)常需要實(shí)現(xiàn)異地?cái)?shù)據(jù)的同步采集,F(xiàn)有的該類系統(tǒng)大多采用對(duì)采集的數(shù)據(jù)打“時(shí)間戳”的方法來實(shí)現(xiàn)數(shù)據(jù)采集的同步性。大量的“數(shù)據(jù)戳”隨數(shù)據(jù)一起存入RAM,占用了RAM的存儲(chǔ)空間,增加了后續(xù)數(shù)據(jù)處理的復(fù)雜度。針對(duì)上述問題,本文提出了一種電平觸發(fā)的同步方法,其要點(diǎn)是利用GPS授時(shí)檢測預(yù)置的采集開始時(shí)刻的到來,并在該時(shí)刻下一個(gè)秒脈沖的上升沿產(chǎn)生高電平的觸發(fā)信號(hào),一組異地分布的數(shù)據(jù)采集裝置因而可以同步工作。按照上述方法設(shè)計(jì)了具體系統(tǒng),并進(jìn)行了實(shí)驗(yàn),結(jié)果表明可以達(dá)到1 ?滋s的同步精度[1]。

1 同步原理與實(shí)現(xiàn)方案

GPS接收機(jī)輸出的NEMA信息通過串口1送入解碼模塊,并提取GPS狀態(tài)信息和時(shí)間信息分別輸出到與門和數(shù)據(jù)處理模塊。數(shù)據(jù)處理模塊處理輸入的時(shí)間信息,并每隔1 s與串口2輸入的預(yù)設(shè)時(shí)刻信息比較,若兩者完全相同,則在秒脈沖的下一個(gè)上升沿時(shí)刻產(chǎn)生同步信號(hào)。當(dāng)GPS狀態(tài)信息與同步信號(hào)電平都為高時(shí),產(chǎn)生觸發(fā)信號(hào)觸發(fā)一組異地分布的數(shù)據(jù)采集裝置同步開始工作。

對(duì)于一組異地分布需要同步采集的數(shù)據(jù)采集裝置,每個(gè)裝置都增加1個(gè)(FPGA)同步裝置,預(yù)置相同的采集開始時(shí)刻。同步裝置根據(jù)GPS授時(shí)信息不斷檢測該時(shí)刻的到來,并在該時(shí)刻的下一個(gè)秒脈沖上升沿觸發(fā)數(shù)據(jù)采集動(dòng)作,使得異地分布的數(shù)據(jù)采集裝置同步開始工作。

單個(gè)同步裝置的系統(tǒng)框圖如圖1所示。

2 系統(tǒng)硬件設(shè)計(jì)

2.1 設(shè)備簡介

2.1.1 GPS接收機(jī)性能簡介

本系統(tǒng)采用Navysyc CW25接收機(jī),此接收機(jī)是一款專門的授時(shí)型接收機(jī)。該接收機(jī)具有12個(gè)并行通道,可同時(shí)跟蹤12顆衛(wèi)星,完全校準(zhǔn)到UTC時(shí)間,產(chǎn)生精確度高達(dá)幾十納秒的同步授時(shí),并且支持RS-232串口通信,通信速率38 400 b/s。

2.1.2 GPS秒脈沖輸出特性簡介

秒脈沖PPS(Pulse Per Second)[5-6],是1個(gè)電平信號(hào),以方波形式輸出,周期為1 s,高電平持續(xù)時(shí)間為100 μs。高電平上升沿為PPS輸出的精確時(shí)刻,其波形如圖2所示。

接收機(jī)取得有效導(dǎo)航的時(shí)候,脈沖上升沿時(shí)刻與UTC時(shí)刻相差在±30 ns以內(nèi),RS-232傳輸數(shù)據(jù)中UTC時(shí)刻的輸出較秒脈沖上升沿有一定的延遲,即接收機(jī)先為用戶提供秒脈沖,再提供對(duì)應(yīng)的時(shí)間信息,(FPGA)同步控制模塊對(duì)此(時(shí)間信息的滯后)須進(jìn)行恰當(dāng)處理,以使PPS的上升沿與實(shí)際的時(shí)間信息對(duì)應(yīng)。

2.2 系統(tǒng)硬件總體實(shí)現(xiàn)

本系統(tǒng)硬件設(shè)計(jì)主要是利用FPGA設(shè)計(jì)和實(shí)現(xiàn)同步控制功能。由于FPGA與GPS的串口通信采用標(biāo)準(zhǔn)的RS-232接口,所以利用EDK提供的IP核可以直接實(shí)現(xiàn)。

3 FPGA設(shè)計(jì)

3.1 頂層設(shè)計(jì)

利用FPGA實(shí)現(xiàn)基于GPS的異地?cái)?shù)據(jù)采集同步控制系統(tǒng)的核心處理單元,采用自頂向下的設(shè)計(jì)方法,用Verilog HDL語言描述,使用Xilinx Spartan-3A FPGA在ISE 10.1中進(jìn)行仿真、綜合和實(shí)現(xiàn)[2-3]。頂層設(shè)計(jì)由解碼模塊、I/O控制模塊和數(shù)據(jù)處理模塊組成。

工作過程為:串口接收到GPS接收機(jī)發(fā)來的NEMA $POLYT語句,I/O控制模塊檢測語句開始和結(jié)束標(biāo)志字符,并檢查語句格式的正確性,將正確的語句存入輸入緩存;解碼模塊提取出NEMA信息中的時(shí)間信息和GPS定位信息,時(shí)間信息輸入數(shù)據(jù)處理模塊,GPS定位信息作為“與門”輸入;數(shù)據(jù)處理模塊中,將解碼模塊送來的時(shí)間信息進(jìn)行處理并鎖存,與預(yù)設(shè)的時(shí)間信息比對(duì),當(dāng)兩者完全相同時(shí),在下一個(gè)PPS上升沿時(shí)刻產(chǎn)生同步信號(hào),此同步信號(hào)和GPS定位信息相與生成觸發(fā)信號(hào),觸發(fā)數(shù)據(jù)采集卡同步開始工作。

作者:孫改匣1,趙曙光2,王洪亮1 來源:電子技術(shù)應(yīng)用


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