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前言
近年來隨著視頻設備、個人電腦的發(fā)展，在這些設備上進行的3d處理，視頻交換以及復雜的運算導致數(shù)據(jù)量急劇增大，為了滿足這些數(shù)據(jù)要在處理器、memory和外圍設備之間的高速交換，近年來出現(xiàn)了多種多樣的高速接口。同時，由于數(shù)據(jù)的高速傳輸，也給測試帶來的新技術(shù)上及測試成本上的挑戰(zhàn)。本文將基于advantest的t6500系列測試系統(tǒng)，針對最近出現(xiàn)的高速數(shù)據(jù)傳輸接口ddr2 i/f的特性及測試進行簡單介紹。
高速memory i/f概要
為了簡單說明，表1列出了從1990年至今 pc memory總線，微處理器，memory單元以及高速接口的對應情況。從表中可以看出傳輸總線的速度隨著從sdr到ddr2的轉(zhuǎn)變而迅速提高。隨著數(shù)據(jù)量的日益增大，ddr2存儲器已成為內(nèi)存和圖形處理芯片的主流應用。因此，soc芯片中的ddr2 i/f 應用也越來越廣泛。
ddr2在memory cell和i/o buffer間集成了4 bit 的pre-fetches傳輸線，相同頻率的ddr1只集成了2 bit，因此ddr2的數(shù)據(jù)頻率可以達到ddr1的2倍（如圖2）。
ddr2 i/f高速信號傳輸原理
ddr2 i/f的管腳示例如圖3，決定ddr2 i/f i/o特點的管腳是dqs(data strobe signal)和dq(data)。clk用來提供外部時鐘信號，command用來提供控制指令，dm用來屏蔽某些數(shù)據(jù)位的輸出。
與傳統(tǒng)的數(shù)據(jù)傳輸方式不同，ddr2數(shù)據(jù)(data)的輸入輸出并不是與外部時鐘信號同步，而是由差分的dqs(data strobe signal)信號進行控制。如圖4所示，dq的數(shù)據(jù)輸出是有dqs的上升沿和下降沿觸發(fā)的。通過這種方式，可以實現(xiàn)ddr2芯片數(shù)據(jù)的高速傳輸。
來源：EDN電子設計技術(shù)
