使用新SRAM工藝實(shí)現(xiàn)嵌入式ASIC和SoC的存儲(chǔ)器設(shè)計(jì)

基于傳統(tǒng)六晶體管(6T)存儲(chǔ)單元的靜態(tài)RAM存儲(chǔ)器塊一直是許多嵌入式設(shè)計(jì)中使用ASIC/SoC實(shí)現(xiàn)的開發(fā)人員所采用的利器，因?yàn)檫@種存儲(chǔ)器結(jié)構(gòu)非常適合主流的CMOS工藝流程，不需要增添任何額外的工藝步驟。

如圖1a中所示的那樣，基本交織耦合鎖存器和有源負(fù)載單元組成了6T存儲(chǔ)單元，這種單元可以用于容量從數(shù)位到幾兆位的存儲(chǔ)器陣列。

經(jīng)過精心設(shè)計(jì)的這種存儲(chǔ)器陣列可以滿足許多不同的性能要求，具體要求取決于設(shè)計(jì)師是否選用針對(duì)高性能或低功率優(yōu)化過的CMOS工藝。高性能工藝生產(chǎn)的SRAM塊的存取時(shí)間在130nm工藝時(shí)可以輕松低于5ns，而低功率工藝生產(chǎn)的存儲(chǔ)器塊的存取時(shí)間一般要大于10ns。

存儲(chǔ)單元的靜態(tài)特性使所需的輔助電路很少，只需要地址譯碼和使能信號(hào)就可以設(shè)計(jì)出解碼器、檢測電路和時(shí)序電路。

隨著一代代更先進(jìn)工藝節(jié)點(diǎn)的發(fā)展，器件的特征尺寸越來越小，使用傳統(tǒng)六晶體管存儲(chǔ)單元制造的靜態(tài)RAM可以提供越來越短的存取時(shí)間和越來越小的單元尺寸，但漏電流和對(duì)軟故障的敏感性卻呈上升趨勢，設(shè)計(jì)師必須增加額外電路來減小漏電流，并提供故障檢測和糾正機(jī)制來“擦除”存儲(chǔ)器的軟故障。

當(dāng)前6T SoC RAM單元的局限性

然而，用來組成鎖存器和高性能負(fù)載的六晶體管導(dǎo)致6T單元尺寸很大，從而極大地限制了可在存儲(chǔ)器陣列中實(shí)現(xiàn)的存儲(chǔ)容量。

這種限制的主因是存儲(chǔ)器塊消耗的面積以及由于用于實(shí)現(xiàn)芯片設(shè)計(jì)的技術(shù)工藝節(jié)點(diǎn)(130,90,65nm)導(dǎo)致的單元漏電。隨著存儲(chǔ)器陣列的總面積占整個(gè)芯片面積的比率增加，芯片尺寸和成本也越來越大。

漏電流也可能超過整個(gè)功率預(yù)算或限制6T單元在便攜式設(shè)備中的應(yīng)用。更大面積或高漏電芯片最終可能無法滿足應(yīng)用的目標(biāo)價(jià)格要求，因此無法成為一個(gè)經(jīng)濟(jì)的解決方案。

作為6T RAM單元替代技術(shù)的1T單元

對(duì)那些要求大容量片上存儲(chǔ)(通常大于256kb)但不要求絕對(duì)最快存取時(shí)間的應(yīng)用來說還有另外一種解決方案技術(shù)。這種解決方案所用的存儲(chǔ)器陣列功能類似SRAM，但基于的是類似動(dòng)態(tài)RAM中使用的單晶體管/單電容(1T)存儲(chǔ)器單元(圖1b)。

圖1a：典型的六晶體管靜態(tài)RAM存儲(chǔ)單元。圖1b：典型的單晶體管/單電容動(dòng)態(tài)存儲(chǔ)器存儲(chǔ)單元。

這種存儲(chǔ)器陣列在相同芯片面積上的密度可以達(dá)到6T存儲(chǔ)器陣列的2到3倍。當(dāng)嵌入式存儲(chǔ)器要求超過幾兆位時(shí)可以使用簡單的動(dòng)態(tài)RAM陣列，但這種陣列要求系統(tǒng)控制器和邏輯理解存儲(chǔ)器的動(dòng)態(tài)特性，并正確地提供刷新控制和時(shí)序信號(hào)。

嵌入簡單DRAM存儲(chǔ)器塊的另外一種方法是將DRAM陣列和它自身的控制器捆綁在一起，使它看起來像是易于使用的SRAM陣列。通過整合高密度1T存儲(chǔ)單元和提供刷新信號(hào)的一些支持邏輯，存儲(chǔ)單元的動(dòng)態(tài)特性對(duì)ASIC/SoC設(shè)計(jì)師來說是看不見的，設(shè)計(jì)師在實(shí)現(xiàn)ASIC和SoC解決方案時(shí)可以將它們當(dāng)作靜態(tài)RAM使用(圖2)。

圖2：DRAM存儲(chǔ)器陣列周圍增加的控制和接口支持邏輯使得該陣列用起來像靜態(tài)RAM，因此可以提高存儲(chǔ)器密度。

一些公司和代工廠已經(jīng)開發(fā)的1T單元除了標(biāo)準(zhǔn)CMOS層外還需要額外的掩模層。因此這種方法增加了晶圓成本，并且與具體的代工廠密切相關(guān)，只能將制造過程限制于特定的代工廠。為了彌合額外的晶圓處理成本，芯片中使用的總的DRAM陣列尺寸一般必須超過裸片面積的一半以上。另外，大部分DRAM宏是尺寸、長寬比和接口都受限的硬宏。

作者：Novelics公司 來源：維庫開發(fā)網(wǎng)