DDR信號測量方法及信號完整性驗(yàn)證面臨的挑戰(zhàn)與建議

1． DDR概述

如今，存儲器件在計(jì)算機(jī)、汽車與消費(fèi)電子產(chǎn)品上可謂無所不在。其中DDR SDRAM(雙數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器)是最常用的存儲器設(shè)計(jì)技術(shù)之一，而隨著該技術(shù)的發(fā)展，其傳輸速率在日益加快，功耗在日益降低。

傳輸速度加快使得此類存儲器的驗(yàn)證難度呈指數(shù)上升。存儲系統(tǒng)要準(zhǔn)確工作，其信號完整性必須滿足某種最低要求。因?yàn)樾盘柾暾�性對系統(tǒng)互通性而言非常關(guān)鍵，或者說只有保持信號完整性才能保證不同廠商生產(chǎn)的器件在一起使用時能夠很好地結(jié)合。信號完整性問題會引發(fā)包括時序沖突、協(xié)議背離、時鐘抖動以及由其他總線引發(fā)的錯誤等其它問題。本文介紹了DDR信號的測量方法，DDR信號驗(yàn)證中面臨的挑戰(zhàn)，并針對其調(diào)試方法給出了相關(guān)建議。文中提到的方法適用于DDR、DDR2、 DDR3 和 SDRAM這一類全緩沖的DIMM系統(tǒng)調(diào)試。為簡單起見，這些內(nèi)存技術(shù)在下文中統(tǒng)稱為DDR。

2．測量方法

JEDEC規(guī)范定義了DRAM的引腳或球必須滿足的電氣與定時方面的要求。一些較新的DDR DRAM采用了精細(xì)球柵陣列(FBGA)封裝，此封裝下的焊接球很難接觸。因此，我們建議測量時，探頭應(yīng)盡可能接近DRAM的球狀焊點(diǎn)。通常，我們可以在與焊接球相連的過孔上或與其相連的電阻靠近DRAM一側(cè)的焊盤上測量。

目前最高級的差分有源電壓探頭能在探頭頂端容性負(fù)載低于0.22pF的情況下達(dá)到高達(dá)13GHz的測量帶寬。此類工具對DDR信號(通常為單端信號)的影響非常小，很適合DDR測量，強(qiáng)烈建議大家使用。由于DDR信號對噪聲非常敏感，因此建議在測量此類信號時采用帶寬足夠大的示波器，以避免示波器的噪聲影響測量。有些示波器具備帶寬壓縮功能，能調(diào)節(jié)至恰好適合測量的帶寬，以實(shí)現(xiàn)最精確和可重復(fù)的測量。圖1所示為13 GHz差分有源探頭連接到DDR2 DIMM的過孔上的情形。

3．信號驗(yàn)證所面臨的挑戰(zhàn)

同一根數(shù)據(jù)總線上的DDR數(shù)據(jù)傳輸是雙向的。這使DDR信號驗(yàn)證變得非常困難，因?yàn)槲覀兪紫缺仨毞蛛x數(shù)據(jù)總線上復(fù)雜的數(shù)據(jù)流才能對其進(jìn)行信號完整性測量。而要想獨(dú)立分析(由存儲控制器和DDR芯片驅(qū)動的)信號完整性和定時關(guān)系，也必須分離數(shù)據(jù)流。

在探頭和數(shù)據(jù)總線上存在三種狀態(tài)，讀操作(輸出信號)、寫操作(輸入信號)和高阻(空閑狀態(tài))。8條數(shù)據(jù)總線構(gòu)成一個數(shù)據(jù)群，這個數(shù)據(jù)群與一個選通信號實(shí)現(xiàn)源同步。讀信號與寫信號之間有一個重要差異：寫信號與選通信號的邊沿有90度相差，而讀信號與選通信號的邊沿是對齊的。

由于DDR信令比較復(fù)雜，因此為了能快速測試、調(diào)試和解決信號上的問題，我們希望能簡單地分離讀/寫比特。此時，最常用的是通過眼圖分析來幫助檢查DDR信號是否滿足電壓、定時和抖動方面的要求。

圖1：13 GHz差分有源電壓探頭連接到DDR2 DIMM的過孔上。

3.1 利用前導(dǎo)寬度觸發(fā)器分離讀/寫信號

我們可以利用讀/寫前導(dǎo)的寬度來觸發(fā)示波器，實(shí)現(xiàn)讀/寫信號分離。根據(jù)JEDEC規(guī)范，讀前導(dǎo)的寬度為0.9到1.1個時鐘周期，而寫前導(dǎo)的寬度規(guī)定為大于0.35個時鐘周期，沒有上限。于是，我們在設(shè)置觸發(fā)條件之前，首先要確定讀/寫前導(dǎo)的寬度。由于讀前導(dǎo)和寫前導(dǎo)各自有不同的寬度，因此可利用這一點(diǎn)分離讀出的數(shù)據(jù)和寫入的數(shù)據(jù)。

但這種方法在使用過程中也存在問題。首先，JEDEC規(guī)范中對前導(dǎo)寬度的定義比較松散，而且不同ASIC/DRAM廠商在這方面的定義也不盡相同。此外，由于寫前導(dǎo)的上限沒有定義，因此它也有可能與讀前導(dǎo)寬度相同，而如果二者的值過于接近，那么要想分離讀信號與寫信號就十分困難了。

第二，如果寫前導(dǎo)的寬度為0.5個時鐘周期，與一個數(shù)據(jù)比特的寬度相當(dāng)，那么硬件觸發(fā)器就無法區(qū)分寫前導(dǎo)比特與正常數(shù)據(jù)比特。

第三，隨著DDR數(shù)據(jù)率變高，時鐘周期將變得越來越窄。而隨著時鐘周期變窄，寫信號的前導(dǎo)寬度也會大幅縮小。以DDR3-1600為例，其最小前導(dǎo)寬度只有大約200ps。示波器的硬件觸發(fā)器有可能無法被如此窄的脈寬觸發(fā)。

來源：維庫開發(fā)網(wǎng)