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為了達(dá)到高速數(shù)模轉(zhuǎn)換器(DAC)的最佳性能，需要嚴(yán)格滿足數(shù)字信號的時(shí)序要求。隨著時(shí)鐘頻率的提高，數(shù)字接口的建立和保持時(shí)間成為系統(tǒng)設(shè)計(jì)人員需要重點(diǎn)關(guān)注的參數(shù)。本應(yīng)用筆記對建立和保持時(shí)間進(jìn)行詳盡說明，因?yàn)檫@些參數(shù)與Maxim的高性能數(shù)據(jù)轉(zhuǎn)換方案密切相關(guān)。
定義建立和保持時(shí)間
建立時(shí)間(tS)是相對于DAC時(shí)鐘跳變，數(shù)據(jù)必須達(dá)到有效的邏輯電平的時(shí)間。保持時(shí)間(tH)則定義了器件捕獲/采樣數(shù)據(jù)后允許數(shù)據(jù)發(fā)生變化的時(shí)間。圖1給出了相對于時(shí)鐘上升沿的建立和保持時(shí)間。特定器件的時(shí)鐘信號有效邊沿可能是上升/下降沿，或由用戶選擇，例如MAX58?5 16位、500Msps、插值和調(diào)制雙通道DAC，CMOS輸入。
采用CMOS技術(shù)設(shè)計(jì)的數(shù)字電路通常將電源擺幅的中間值作為切換點(diǎn)。因此，時(shí)間參考點(diǎn)定在信號邊沿的中點(diǎn)。圖1波形標(biāo)明了器件在典型條件下的建立和保持時(shí)間。注意此時(shí)定義的這兩個(gè)參數(shù)均為正值，但在建立或保持時(shí)間出現(xiàn)負(fù)值時(shí)將會令人迷惑不解。
MAX58?1 600Msps、16位DAC為這一中間值狀態(tài)提供了很好的學(xué)習(xí)實(shí)例。該器件的建立時(shí)間為-1.5ns，而保持時(shí)間為2.6ns。圖2給出MAX58?1的最小建立時(shí)間。注意，實(shí)際應(yīng)用中，數(shù)據(jù)通常在采樣時(shí)鐘跳變后發(fā)生變化。圖3給出了相同器件的最小保持時(shí)間。
為滿足這些是需要求，用戶需要分析數(shù)據(jù)源的傳輸延遲和抖動。傳輸延遲決定了時(shí)鐘的標(biāo)稱定時(shí)要求，而抖動指標(biāo)則決定了所允許的容限。為了解釋這一關(guān)系，我們以具有1.5ns傳輸延遲的邏輯門電路為例。如果在邏輯門電路作用相同的時(shí)鐘信號，MAX58?1將剛好滿足如圖2所示的建立時(shí)間。這種情況下，對于溫度漂移、時(shí)鐘或數(shù)據(jù)抖動以及器件之間存在的差異都不具備任何設(shè)計(jì)裕量。
可以采用兩種方法對建立和保持時(shí)間進(jìn)行優(yōu)化，包括增加時(shí)鐘延遲、保持一致的引線長度等。在數(shù)據(jù)源和DAC之間增加時(shí)鐘延遲有助于解決上述例子中的傳輸延遲問題。保持一致的數(shù)據(jù)源與DAC輸入引腳之間的引線長度可以確保抖動、漂移不會使某一位進(jìn)入下一個(gè)時(shí)鐘周期。需要注意的是，我們現(xiàn)在處理的是包含多條數(shù)據(jù)線的高速數(shù)據(jù)總線，任何時(shí)刻所有位都必須滿足時(shí)序要求。
結(jié)論
處理高頻數(shù)據(jù)的定時(shí)面臨諸多挑戰(zhàn)，解決這些難題需要設(shè)計(jì)人員或系統(tǒng)設(shè)計(jì)工程師充分理解具體信號鏈路中所有器件的規(guī)格。如果鏈路中任一器件的規(guī)格要求得不到滿足，系統(tǒng)性能將會降低。性能的降低表現(xiàn)為DAC輸出精度的下降或限制時(shí)鐘頻率。
來源：維庫開發(fā)網(wǎng)
