四通道高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)[圖]

合成孔徑雷達(dá)(Synthetic Aperture Radar，SAR)是一種高分辨率微波成像雷達(dá)，可以全天候、全天時(shí)地利用微波照射獲得地面目標(biāo)的散射信息，是獲得地面信息的重要手段。它通過脈沖壓縮提高距離分辨率，采用合成孔徑技術(shù)提高方位向分辨率，分辨率的大小取決于信號帶寬和回波多普勒帶寬。提高分辨率是機(jī)載SAR的發(fā)展方向。SAR發(fā)射信號的帶寬一般在幾百兆，根據(jù)奈奎斯特采樣定理，要求ADC的采樣率最小兩倍于輸入信號的頻率，因此高速數(shù)據(jù)采集技術(shù)越來越引起人們的關(guān)注。

1 高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案

本系統(tǒng)從完成的功能方面來劃分共包括數(shù)據(jù)采集和數(shù)據(jù)融合兩部分；數(shù)據(jù)采集主要完成將經(jīng)接收通道接收、放大、濾波并正交解調(diào)后的雷達(dá)回波信息進(jìn)行模數(shù)變換和存貯；數(shù)據(jù)融合主要完成多路數(shù)據(jù)采集后數(shù)據(jù)的融合，并為接收回波信號的數(shù)字傳輸提供合適的接口，并將數(shù)據(jù)以要求的數(shù)據(jù)率和格式傳輸給后續(xù)信號處理系統(tǒng)。本采集系統(tǒng)為標(biāo)準(zhǔn)的6U插件，電路主要組成包括模擬信號調(diào)理電路、高速ADC、高速時(shí)鐘管理電路、大容量數(shù)據(jù)緩存、系統(tǒng)時(shí)序控制電路、CPCI接口電路等，可實(shí)現(xiàn)四通道500 MSPS的高速數(shù)據(jù)采集，實(shí)現(xiàn)框圖如圖1所示。

1．1 核心器件ADC的選擇

奈奎斯特采樣定理指出：當(dāng)采樣頻率Ωs>2Ωm(Ωm為輸入信號的最高頻率)時(shí)，采樣后的信號可惟一地恢復(fù)原模擬信號。給定一個(gè)連續(xù)時(shí)間信號xc(t)，采樣后的離散時(shí)間信號xs可表示為原信號與一個(gè)周期脈沖串p(t)的乘積，如式(1)所示，其中T為采樣周期。

　　式中：Ωs=2 π/T，為采樣頻率。設(shè)xc(t)為一個(gè)帶限信號，帶寬為ΩN，當(dāng)|Ω|>ΩN時(shí)，Xc(jΩ)=0，由式(2)可見，xc(t)經(jīng)采樣后的頻譜Xs(jΩ)就是將Xc(jΩ)在頻率軸上搬移到0，±Ωs，±2Ωs，…，±nΩs處。因此，唯有當(dāng)Ωs>2ΩN時(shí)，頻譜不會(huì)發(fā)生混疊。

　　雷達(dá)系統(tǒng)要求中頻輸入信號為0～200 MHz，根據(jù)上述分析，ADC的采樣時(shí)鐘必須大于400 MHz，因此本電路選用一款低功耗雙通道高速ADC芯片，每個(gè)通道最高采樣率為500 MSPS，在交錯(cuò)模式下雙路并行采樣可實(shí)現(xiàn)最高1 GSPS的采樣，具有8 b轉(zhuǎn)換精度，此芯片內(nèi)部集成了1：1和1：2的數(shù)據(jù)多路分配器，并提供了LVDS電平的低電壓差分信號輸出，可以降低數(shù)據(jù)輸出率，并且ADC輸出數(shù)據(jù)可以和多種FPGA直接互聯(lián)，從而節(jié)省硬件資源。此款A(yù)DC芯片的所有參數(shù)設(shè)置均可通過三線串行方式實(shí)現(xiàn)，在設(shè)計(jì)中，利用FPGA編程實(shí)現(xiàn)串行配置的工作時(shí)序，從而控制ADC的工作模式。串行配置時(shí)序圖如圖2所示。

1．2 其他核心器件的選擇

FPGA選用Altera公司StratixⅡ系列芯片，此器件支持多種電壓接口，通過軟件對管腳電平設(shè)置可以與多種邏輯電平直接接口，36 384個(gè)ALMs，192個(gè)18 b×18 b的乘法器，408個(gè)M4K RAM，488個(gè)M512RAM，由于系統(tǒng)需要四片片外RAM進(jìn)行數(shù)據(jù)緩存，采用兩片F(xiàn)PGA可滿足邏輯控制要求和數(shù)據(jù)緩存要求。

在高速數(shù)據(jù)采集系統(tǒng)中，時(shí)鐘電路是整個(gè)系統(tǒng)的最關(guān)鍵部件。采樣時(shí)鐘的抖動(dòng)和相位噪聲會(huì)完整地傳遞給采樣輸出，從而影響系統(tǒng)的信噪比。本系統(tǒng)的采樣時(shí)鐘由外部時(shí)鐘源提供，為ECL電平，因此只需要對輸入時(shí)鐘源進(jìn)行電平轉(zhuǎn)換及電路匹配設(shè)計(jì)，以達(dá)到ADC的時(shí)鐘輸入要求，選用Semiconductor公司的MC100系列芯片對時(shí)鐘電路進(jìn)行管理，此系列芯片傳輸延時(shí)220 ps，周期間抖動(dòng)0．2 ps，可滿足時(shí)鐘分配及傳輸要求。

1．3 高速數(shù)字信號處理與多通道數(shù)據(jù)同步

系統(tǒng)所選ADC輸出為LVDS電平模式，LVDS是低電壓的差分信號，功耗低，噪聲小，可以有效地降低對ADC模擬通道的數(shù)字干擾；每個(gè)通道的數(shù)據(jù)輸出可采取1：1或1：2的降速輸出，由于所選FPGA的LVDS信號輸入范圍是300～1 250 Mb/s，所以采用1：1的數(shù)據(jù)輸出格式，在FGPA中編程對ADC進(jìn)行三線串行配置來實(shí)現(xiàn)。FPGA自帶IP核(ALTLVDS)可實(shí)現(xiàn)接收ADC的LVDS數(shù)據(jù)降速轉(zhuǎn)換，數(shù)據(jù)的緩存及傳輸?shù)冗壿嬁刂乒δ芫�在FPGA中運(yùn)用Verilog硬件語言來完成。

對于多通道高速數(shù)據(jù)采集，通道之間數(shù)據(jù)同步傳輸是保證后續(xù)信號處理正確實(shí)現(xiàn)的前提。本系統(tǒng)通過對采樣時(shí)刻的同步和輸出時(shí)序的同步設(shè)計(jì)來實(shí)現(xiàn)。采樣時(shí)刻的同步即保證每個(gè)通道采樣時(shí)鐘的一致，在電路設(shè)計(jì)時(shí)，采用單路時(shí)鐘輸入，然后通過同步時(shí)鐘管理電路將采樣時(shí)鐘分配給每一個(gè)通道，并保證路徑等長；時(shí)序一致性包括：一方面，每個(gè)通道ADC的三線串行配置通過嚴(yán)格的同步時(shí)序來控制；另一方面，每個(gè)通道都以同一個(gè)脈沖觸發(fā)信號的上升沿或下降沿為起始標(biāo)志進(jìn)行數(shù)據(jù)緩存和傳輸。此觸發(fā)信號和工作時(shí)鐘完全同步，作為整個(gè)系統(tǒng)的同步信號。這樣就保證了各個(gè)通道之間數(shù)據(jù)傳輸?shù)耐�步�?/p>

1．4 性能測試

由信號源產(chǎn)生系統(tǒng)時(shí)鐘和輸入信號，對高速數(shù)據(jù)采集系統(tǒng)進(jìn)行性能測試，測試結(jié)果如圖3所示。其中，圖3(a)是本采集系統(tǒng)實(shí)物圖；圖3(b)為線性調(diào)頻信號經(jīng)高速采樣后恢復(fù)的時(shí)域波形圖；圖3(c)為80 MHz單點(diǎn)頻信號采樣頻譜圖，并給出了信噪比、無雜散動(dòng)態(tài)范圍等指標(biāo)測試值；圖3(d)為200 MHz帶寬內(nèi)各點(diǎn)頻信號測試信噪比(SNR)。從測試結(jié)果可以看出，本系統(tǒng)SNR大于40 dB，信號頻率相對純凈，滿足雷達(dá)系統(tǒng)的指標(biāo)要求。

2 高速PCB設(shè)計(jì)

2．1 電源地設(shè)計(jì)

電源地設(shè)計(jì)是高速PCB設(shè)計(jì)中最關(guān)鍵的技術(shù)。本系統(tǒng)存在著多種工作電壓，在設(shè)計(jì)時(shí)需將模擬和數(shù)字電路獨(dú)立供電，且數(shù)字電源與模擬電源之間加鐵氧體磁珠隔離，構(gòu)成無源濾波電路。并且同一電壓的不同電源品種采用星形連接進(jìn)行隔離。另外，在電源輸入端放置一個(gè)100μF鉭電解電容，用來消除低頻噪聲，而在電路板每個(gè)集成電路的電源和地之間放置一個(gè)0．1μF的高頻貼片電容用于濾除高頻噪聲。由于電路中電壓品種較多，需要對電源層進(jìn)行合理分割，使不同的分割塊與不同的電路單元相對應(yīng)。

在高速電路中，需要設(shè)計(jì)大面積的接地層，因?yàn)榻拥貙硬粌H為高頻電流提供了一個(gè)低阻的返回回路，而且由于接地層的屏蔽效應(yīng)，減少了外界的電磁干擾對電路的影響。不同品種模擬地和數(shù)字地之間也通過鐵氧體磁珠進(jìn)行隔離，為星形連接，最終通過一點(diǎn)連接在一起。值得注意的一點(diǎn)是，要使得信號通過盡可能短地回路從而減小電磁輻射。

2．2 阻抗匹配

終端匹配和阻抗控制是最簡單且有效的高速PCB設(shè)計(jì)技術(shù)。合理的使用終端匹配可以有效降低信號反射和振蕩。本電路設(shè)計(jì)中采取驅(qū)動(dòng)端串行電阻，接收端使用差分電阻端接，并且對信號傳輸線進(jìn)行阻抗控制。使高速信號傳輸路徑的阻抗盡量保持連續(xù)，從而減小信號畸變和反射。

2．3 抗干擾設(shè)計(jì)

串?dāng)_問題是高速電路設(shè)計(jì)中需要重點(diǎn)考慮的問題。簡單的減小串?dāng)_的方法可以通過增大信號走線的線間距來達(dá)到。另外，有一些特殊要求的信號線，如高速時(shí)鐘線，需要進(jìn)行屏蔽設(shè)計(jì)，具體做法就是在其兩邊并行走兩條地線，這兩條地線需良好接地，時(shí)鐘芯片下面不要布線，否則將可能產(chǎn)生高頻干擾，從而使時(shí)鐘芯片輸出產(chǎn)生抖動(dòng)。高速ADC的輸出數(shù)據(jù)線之間要求盡量等長，高速SRAM的數(shù)據(jù)總線采用等長設(shè)計(jì)，從而抑制PCB印制導(dǎo)線的串?dāng)_和輻射。

3 結(jié)論

本文詳細(xì)介紹了四通道高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案，以FPGA為核心，通過Verilog語言對ADC進(jìn)行模式控制，采用FPGA內(nèi)部RAM與片外SRAM相結(jié)合的方式進(jìn)行數(shù)據(jù)緩存，給出了實(shí)驗(yàn)結(jié)果，并且闡述了本電路高速PCB設(shè)計(jì)要點(diǎn)。本系統(tǒng)已成功應(yīng)用于某SAR中，并完成檢飛實(shí)驗(yàn)。

作者：張奕 余海龍 譚劍美 來源：現(xiàn)代電子技術(shù)