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摘要：主要介紹以FPGA為硬件平臺(tái)的下位機(jī)與計(jì)算機(jī)(上位機(jī))進(jìn)行串行通信，將串口功能集成到單片F(xiàn)PGA內(nèi)，運(yùn)行中波特率可調(diào)，經(jīng)過(guò)適當(dāng)?shù)谋�、分頻實(shí)現(xiàn)了零誤差的波特率發(fā)生器，提高了數(shù)據(jù)傳輸?shù)目煽啃�。上位機(jī)上編寫VB程序負(fù)責(zé)主設(shè)備的發(fā)送命令并接收顯示來(lái)自FPGA回發(fā)的數(shù)據(jù)，實(shí)驗(yàn)結(jié)果表明通信可行，可靠性高。
串行通信廣泛應(yīng)用于數(shù)字通信和工業(yè)控制領(lǐng)域，傳統(tǒng)的專用串口通信芯片接口復(fù)雜，體積較大，隨著微電子技術(shù)的發(fā)展，F(xiàn)PGA的等效門數(shù)迅速增加，可以完全將串口功能集成在單片F(xiàn)PGA內(nèi)，減少了外圍電路的體積，降低了設(shè)計(jì)的復(fù)雜性，同時(shí)也提高通信的可靠性。
1 串行通信的原理
串行通信是指通信的發(fā)送和接收方之間數(shù)據(jù)信息的傳輸是在單根數(shù)據(jù)線上完成，以每次一個(gè)二進(jìn)制的0或1為最小單位逐位進(jìn)行傳輸，本文采用異步的全雙工通信方式，數(shù)據(jù)傳輸是以字符為單位，如圖1所示為異步通信的幀格式。
其中，一幀數(shù)據(jù)包括起始位、數(shù)據(jù)位、校驗(yàn)位和停止位。線路空閑狀態(tài)下，發(fā)送和接收端均保持高電平；通信開(kāi)始時(shí)，通信一方發(fā)送一個(gè)起始位(低電平)，表示通信的開(kāi)始，緊接著發(fā)送有效的數(shù)據(jù)位，通常約定的數(shù)據(jù)位有5，6，7或者8位，根據(jù)用戶需要進(jìn)行設(shè)定，然后發(fā)送校驗(yàn)位，這里選用偶校驗(yàn)，最后發(fā)送停止位，可以是1，1.5或2位不等，用戶自行約定即可。本文選用8位數(shù)據(jù)位、偶校驗(yàn)、1位停止位，可以實(shí)現(xiàn)所有字符的收、發(fā)。
串行通信傳送數(shù)據(jù)是按位順序進(jìn)行，最少只需要一根傳輸線即可完成，要實(shí)現(xiàn)全雙工的通信共需要2根數(shù)據(jù)線和1根接地線即可，通信雙方可以在同一時(shí)刻進(jìn)行發(fā)送和接收的操作。本文采用的是RS232C串行接口標(biāo)準(zhǔn)，是目前PC機(jī)與通信工業(yè)中應(yīng)用最廣泛的一種串行接口。但計(jì)算機(jī)的串口是用正負(fù)電壓來(lái)表示邏輯狀態(tài)，與FPGA電路板上以高低電平表示的邏輯狀態(tài)的標(biāo)準(zhǔn)不同。因此，為了能夠同計(jì)算機(jī)進(jìn)行通信，必須在兩者之間進(jìn)行電平的邏輯關(guān)系轉(zhuǎn)換，本文采用集成電路芯片MAX232來(lái)完成兩種電平的雙向轉(zhuǎn)換。如圖2所示。
2 FPGA收發(fā)模塊的實(shí)現(xiàn)
要使FPGA具有數(shù)據(jù)的收發(fā)功能，則收、發(fā)兩模塊必不可少，與此相關(guān)聯(lián)的還需要收、發(fā)的時(shí)鐘即波特率產(chǎn)生器，收發(fā)監(jiān)視器以及輸入/輸出緩沖器。本文采用先進(jìn)先出存儲(chǔ)器(First in First Out，F(xiàn)IFO)作為收發(fā)數(shù)據(jù)的雙向緩沖器。如圖3所示為FPGA實(shí)現(xiàn)串口數(shù)據(jù)收發(fā)的整體框圖。收、發(fā)模塊原理基本相同，只是發(fā)送區(qū)的發(fā)送控制信號(hào)受FIFO的讀空信號(hào)控制。本文重點(diǎn)介紹接收數(shù)據(jù)的過(guò)程。
2.1 接收區(qū)模塊
接收區(qū)模塊負(fù)責(zé)數(shù)據(jù)的串行接收并轉(zhuǎn)換為并行數(shù)據(jù)，然后送入FIFO存儲(chǔ)器以備后用。它主要由起始位檢測(cè)模塊、波特率可調(diào)的波特率產(chǎn)生模塊和接收模塊組成。
(1)波特率產(chǎn)生器
串行通信的傳輸受到通信雙方配備性能及通信線路的特性所左右，收、發(fā)雙方必須約定相同的速率進(jìn)行串行通信，即收、發(fā)雙方采用相同的數(shù)據(jù)傳輸速率，就儀器和工業(yè)場(chǎng)合來(lái)說(shuō)，最常見(jiàn)的數(shù)據(jù)傳輸率有4800b/s，9600b/s等，現(xiàn)在個(gè)人計(jì)算機(jī)提供的串行端口的數(shù)據(jù)傳輸率甚至達(dá)到115200b/s。若傳輸距離較近且設(shè)備提供的情況下使用最高的數(shù)據(jù)傳輸率。本文所列的波特率產(chǎn)生器靈活多變，可以根據(jù)實(shí)際條件選擇不同的數(shù)據(jù)傳輸率。設(shè)計(jì)中添加了一位撥碼開(kāi)關(guān)(Key)，故運(yùn)行中可以在兩種波特率中進(jìn)行選擇。這里選用了4800b/s，9600b/s兩種常見(jiàn)的數(shù)據(jù)傳輸速率，當(dāng)Key為低電平時(shí)選擇4800b/s，為高電平時(shí)選擇9600b/s。當(dāng)然，以此類推運(yùn)用二個(gè)撥碼開(kāi)關(guān)即可實(shí)現(xiàn)4種波特率的互調(diào)等。
本文采用50MHz時(shí)鐘源，所以要得到4800b/s和9600b/s的傳輸率分別需要進(jìn)行5208次和31250次分頻。分頻參數(shù)如表1所示。從表中第1，3兩行可以看出如果只用系統(tǒng)提供的50MHz時(shí)鐘源，得到的兩種波特率均存在誤差0.0064%�？梢造`活運(yùn)用倍、分頻原理進(jìn)一步減小誤差。從表中第2，4行可以看出，當(dāng)時(shí)鐘提高到150MHz時(shí)，兩種數(shù)據(jù)傳輸率的分頻系數(shù)剛好能取到整數(shù)，也就是說(shuō)實(shí)際可以得到理想的數(shù)據(jù)傳輸速率。但從50～150MHz需要經(jīng)過(guò)3倍頻，如果硬件允許的情況下可以采用3倍頻，能夠使傳輸可靠性更高，本文采用的就是此方法。由于設(shè)計(jì)中采用的硬件是Altera公司CycloneⅡ系列FPGA，擁有2個(gè)鎖相環(huán)，可以進(jìn)行靈活的倍、分頻，所以能夠滿足3倍頻的要求。
(2)起始位檢測(cè)器與接收模塊為使得程序清晰，這兩個(gè)模塊用狀態(tài)機(jī)進(jìn)行實(shí)現(xiàn)，如圖4所示。系統(tǒng)復(fù)位后進(jìn)入空閑狀態(tài)，空閑狀態(tài)時(shí)起始位檢測(cè)器不斷檢測(cè)接收管腳(RxD)上的信號(hào)，當(dāng)檢測(cè)器檢測(cè)到低電平到來(lái)后，狀態(tài)轉(zhuǎn)移到接收狀態(tài)，接收模塊便按照約定的波特率開(kāi)始接收數(shù)據(jù)，如圖5所示。與此同時(shí)建立相應(yīng)的接收位計(jì)數(shù)器，當(dāng)計(jì)數(shù)滿11后(1位起始位、8位數(shù)據(jù)位、1位校驗(yàn)位和1位停止位)，狀態(tài)又反跳到空閑狀態(tài)，如此循環(huán)下去，不斷接收來(lái)自上位機(jī)發(fā)送的數(shù)據(jù)。同時(shí)為使得接收的數(shù)據(jù)更加穩(wěn)定，設(shè)計(jì)時(shí)在接收模塊接收時(shí)采用中間采樣的方法，如選擇9600b/s的數(shù)據(jù)傳輸率，則在半分頻系數(shù)即7812時(shí)采樣數(shù)據(jù)。
2.2 存儲(chǔ)器
接收區(qū)接收一幀數(shù)據(jù)后將數(shù)據(jù)位存入臨時(shí)寄存器中，為防止新數(shù)據(jù)對(duì)其覆蓋，故在此添加一個(gè)存儲(chǔ)器，每接收1B數(shù)據(jù)后將臨時(shí)寄存器中的數(shù)據(jù)寫入FIFO中。這里采用了異步的先進(jìn)先出存儲(chǔ)器，實(shí)現(xiàn)簡(jiǎn)單，直接調(diào)用相應(yīng)的IP核。模塊中選擇8位數(shù)據(jù)位，存儲(chǔ)深度可根據(jù)器件特性靈活選擇，這里選則4個(gè)字的存儲(chǔ)深度。本文只是為了測(cè)試通信的正確性，且收、發(fā)速率相同，所以4個(gè)字的存儲(chǔ)深度能夠滿足要求。FIFO外部管腳主要包括讀/寫時(shí)鐘，數(shù)據(jù)輸入/輸出以及讀空信號(hào)，實(shí)驗(yàn)中讀空信號(hào)rdempty送到發(fā)送檢測(cè)器輸入端用來(lái)控制FIFO對(duì)外的數(shù)據(jù)輸出。如圖6所示為其在QuartusⅡ下的功能仿真圖。wrclk和rdclk分別為寫時(shí)鐘和讀時(shí)鐘，當(dāng)寫信號(hào)wrreq有效時(shí)將外部數(shù)據(jù)data寫入FIFO，本設(shè)計(jì)中讀信號(hào)rdreq由讀空信號(hào)rdempty控制，當(dāng)讀空信號(hào)rdempty為低電平(FIFO非空)時(shí)讀信號(hào)rdreq有效，此時(shí)將FIFO中的數(shù)據(jù)讀出并通過(guò)q端輸出，讀空FIFO后讀空信號(hào)rdreq跳到高電平。
3 基于VB的上位機(jī)程序設(shè)計(jì)
為了驗(yàn)證PC機(jī)與FPGA硬件的通信，上位機(jī)采用Visual Basic開(kāi)發(fā)Windows下的測(cè)控軟件。就串口而言，利用VB開(kāi)發(fā)了串口通信程序有兩種方法：一是使用MSComm串口控件；二是調(diào)用Windows API函數(shù)。本文采用了前者，與調(diào)用API函數(shù)相比，MSComm控件實(shí)現(xiàn)更加方便、快捷。
MSComm是VB對(duì)使用串口通信的用戶定制的控件，它提供了一系列標(biāo)準(zhǔn)通信屬性和方法，簡(jiǎn)單編寫相關(guān)程序便可實(shí)現(xiàn)串行端口的連接。主要用到的屬性如表2所示。
為驗(yàn)證FPGA與PC的通信，需要編寫發(fā)送和接收程序，為簡(jiǎn)化程序，部分屬性直接在注冊(cè)表中設(shè)定。如InPutMode設(shè)定為1即二進(jìn)制方式讀取數(shù)據(jù)；由于程序接收部分使用OnComm事件，所以這里把SThreshold屬性設(shè)定為1，而RThreshold屬性設(shè)定為發(fā)送數(shù)據(jù)的字節(jié)數(shù)，即接收緩沖區(qū)接收到全部字節(jié)數(shù)后MSComm控件觸發(fā)OnComm事件，執(zhí)行相應(yīng)的接收程序。InBufferSize和OutBufferSize均設(shè)置為1024即1KB緩沖空間。
如下是發(fā)送和接收子程序：
4 實(shí)驗(yàn)驗(yàn)證
實(shí)驗(yàn)過(guò)程中串行數(shù)據(jù)的收、發(fā)等功能在Altera公司的CycloneⅡ系列EP2C5芯片下實(shí)現(xiàn)，在VB 6.0中編寫相應(yīng)的FPGA與PC通信的調(diào)試窗口，如圖7所示為數(shù)據(jù)傳輸率9600b/s的實(shí)驗(yàn)結(jié)果。
打開(kāi)應(yīng)用程序，設(shè)置好通信端口、約定的通信速率、數(shù)據(jù)位等，在相應(yīng)的輸入框輸入“FPGA與PC通信成功!”字符，點(diǎn)擊5次發(fā)送，從顯示區(qū)可以看到理想的結(jié)果，實(shí)驗(yàn)結(jié)果表明FPGA與PC通信可靠。
5 結(jié)語(yǔ)
本文實(shí)現(xiàn)了計(jì)算機(jī)與FPGA的串口通信，結(jié)合上位機(jī)的VB程序驗(yàn)證了通信的正確性。設(shè)計(jì)過(guò)程中FIFO部分運(yùn)用了IP核使得程序更加簡(jiǎn)潔，且外加了一位撥碼開(kāi)關(guān)，實(shí)現(xiàn)了運(yùn)行過(guò)程中兩種波特率的靈活選擇。實(shí)際運(yùn)用中可以再相應(yīng)地增加撥碼開(kāi)關(guān)實(shí)現(xiàn)多波特率多數(shù)據(jù)位等的互調(diào)，不必為了適應(yīng)不同的通信標(biāo)準(zhǔn)而重新編寫代碼、重新配置。FPGA部分的程序在QuartusⅡ9.1環(huán)境下編輯、調(diào)試，綜合結(jié)果顯示共占用FPGA的144個(gè)邏輯單元、81個(gè)專用邏輯寄存器、32位存儲(chǔ)器和1個(gè)鎖相環(huán)，相比百萬(wàn)門大規(guī)模FPGA占用資源很少，可以作為IP核靈活移植到其他工程中實(shí)現(xiàn)與PC的串行通信，為今后的設(shè)計(jì)開(kāi)發(fā)提供參考。
作者：蔡德勝 方壽海 南京工業(yè)大學(xué)電子與信息工程學(xué)院 來(lái)源：《現(xiàn)代電子技術(shù)》2011年第19期
