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GPON突發(fā)模式接收器的FPGA芯片解決方案

發(fā)布: 2012-11-05 23:19 | 作者: | 來源: MSCBSC 移動通信網(wǎng) | 字體: 小中大

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　　能夠支持三重應(yīng)用（即支持語音、視頻和數(shù)據(jù)）服務(wù)且能到通過最后一英里到達(dá)用戶，例如持續(xù)發(fā)展的小商業(yè)戶和住宅。FTTx中的主角是GPON（吉比特?zé)o源光網(wǎng)絡(luò)，Gigabit　Passive　Optical　Network），它提供較高的帶寬替代DSL和電纜的光纖網(wǎng)絡(luò)。FTTx為最后一英里家用光網(wǎng)絡(luò)，諸如光纖到戶(FTTH)，光纖到樓(FTTB)，光纖到路邊(FTTC)，光纖到節(jié)點(diǎn)(FTTN)等。

　　隨著下行數(shù)據(jù)速率高達(dá)2.5Gbps，以及改進(jìn)現(xiàn)存的電信設(shè)施的需求，針對這些最后一英里的應(yīng)用，GPON網(wǎng)絡(luò)是受歡迎的選擇。由于有效地增加了帶寬，預(yù)計(jì)GPON會超過EPON（以太無源光網(wǎng)絡(luò)，Ethernet Passive Optical Network），因此會選擇GPON作為將來最后一英里的網(wǎng)絡(luò)技術(shù)。

　　GPON功能一覽

　　GPON是時(shí)分復(fù)用(TDM)系統(tǒng)，基于現(xiàn)存設(shè)施的再使用，從遠(yuǎn)端傳送數(shù)據(jù)時(shí)，時(shí)隙分配給終端用戶。如圖一所示，在GPON中有兩個(gè)主要的數(shù)據(jù)流。下行方向從OLT(光線路終端，Optical Line Terminal)到光分路器，傳播數(shù)據(jù)到多個(gè)光網(wǎng)絡(luò)單元ONU（Optical Network Units）。在上行方向，這個(gè)過程相反。給每個(gè)用戶（ONU）分配一個(gè)時(shí)隙以便傳送數(shù)據(jù)，隨后在單根光纖上與其它數(shù)據(jù)結(jié)合在一起發(fā)送到中央辦公設(shè)備（OLT）。ONU是互相分開的，ONU源數(shù)據(jù)是由突發(fā)數(shù)據(jù)組成的，由于多個(gè)ONU的不同光長度，在上行數(shù)據(jù)里內(nèi)部的相位有變化，并將發(fā)生沖突。OLT的挑戰(zhàn)是修正每個(gè)ONU的排列，并確保在上行光鏈路中每個(gè)突發(fā)數(shù)據(jù)同步。

（圖一　GPON光網(wǎng)絡(luò)）

　　在OLT中，上行通路處理這些高速突發(fā)數(shù)據(jù)的鎖定時(shí)間要求是很有挑戰(zhàn)性的（對GPON的典型值為50比特），然而傳統(tǒng)的XAUI或基于SERDES的SONET/SDH的鎖定時(shí)間很長（數(shù)千比特）。結(jié)果客戶不得不使用特殊的，分立的突發(fā)模式接收器（BMR）。然而傳統(tǒng)的BMR消耗很大的功率，且難以升級，導(dǎo)致無法優(yōu)化體積，最終增加了系統(tǒng)的成本。

　　迄今為止對這些特殊的BMR還沒有特殊的解決方案。然而隨著FPGA的出現(xiàn)，它們支持快速鎖定，執(zhí)行時(shí)間短，集成的BMR功能支持達(dá)2Gbps的速度。

　　理想的BMR

　　如前所述，為了處理上行通路的動態(tài)性質(zhì)，BMR必須滿足一組特定的要求。理想的BMR應(yīng)有非�？斓逆i定時(shí)間，支持高速串行數(shù)據(jù)速率，同時(shí)又保持最小的尺寸和最小的功耗。傳統(tǒng)的BMR已提供了針對GPON的數(shù)據(jù)速率，但在成本、功耗和電路板的面積方面做了一些折衷。另外一方面，過去FPGA提供靈活性和很高的集成度，但這些FPGA的SERDES不能滿足GPON所要求的鎖定時(shí)間和數(shù)據(jù)速率的要求。理想的解決方案取決于BMR和FPGA�，F(xiàn)在的解決方案是目前FPGA的I/O能力。這些編程平臺的獨(dú)特功能是在每個(gè)引腳上端接上行PON通路，與傳統(tǒng)的BMR器件相比較，提供了節(jié)省成本和可升級的解決方案。目前使用的最普通的方法是用FPGA采樣輸入數(shù)據(jù)。

　　這個(gè)方法所關(guān)注的是性能和功耗。FPGA對PON終端提供了另外一種方法，這種FPGA是LatticeSC系列。這些器件通過合并每個(gè)I/O內(nèi)的特殊邏輯來應(yīng)對BMR的挑戰(zhàn)，可動態(tài)地適應(yīng)不同的線而無需使用FPGA邏輯。

　　如圖二所示，嵌入在每個(gè)I/O中的是輸入延時(shí)塊（INDEL）和自適應(yīng)輸入邏輯（AIL），動態(tài)地補(bǔ)償時(shí)序相位變化，使每個(gè)引腳的速度達(dá)2Gbps。終端的結(jié)果是完整的I/O系統(tǒng)，支持快速鎖定時(shí)間和傳統(tǒng)BMR的性能，但具有很高的集成度，而且是低功耗的編程平臺。