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一、硬件電路設(shè)計
本文選用CPLD 是ALTERA 公司的EPM240T100，結(jié)合MAX232 接口芯片進(jìn)行串口通信設(shè)計，框圖如下圖1 所示。
圖1 CPLD串口通信模塊硬件設(shè)計
二、VHDL程序模塊設(shè)計及描述
使用VHDL 對CPLD 進(jìn)行編程，設(shè)計3 個模塊，波特率發(fā)生模塊，接收器，發(fā)送器。
1. 波特率發(fā)生模塊
波特率發(fā)生器實(shí)際是一個分頻器，如前所述，本文設(shè)計的波特率為19.2kb/ 秒，設(shè)計使用的時鐘頻率為10MHz，所以計數(shù)器進(jìn)行計數(shù)時計數(shù)到260進(jìn)行翻轉(zhuǎn)。
程序如下(關(guān)鍵部分保留，非必要部分用……代替)：
……
ENTITY uart IS
GENERIC(d_len:INTEGER:=8);
PORT (
f10MHz:IN STD_LOGIC;-- 系統(tǒng)時鐘
reset:IN STD_LOGIC;-- 復(fù)位信號
rxd:IN STD_LOGIC; -- 串行接收
txd:OUT STD_LOGIC;-- 串行發(fā)送
);
END uart;
ARCHITECTURE behav of uart IS
……
BEGIN
rxds<=rxd;
PROCESS(f10MHz,reset)
-- 設(shè)置波特率發(fā)生器 19200kb/s
VARIABLE clk19200hz: STD_LOGIC;
VARIABLE count:INTEGER RANGE 0 TO 260;
BEGIN
IF reset='0' THEN
count:=0;
clk19200hz:='0';
ELSIF f10MHz'EVENT AND f10MHz='1' THEN
IF count=260 THEN
count:=0;clk19200hz:= NOT clk19200hz;
ELSE
count:=count+1;
END IF;
END IF;
baud_rate<=clk19200hz;
END PROCESS;
發(fā)送部分采用狀態(tài)機(jī)t_state 進(jìn)行編程，共設(shè)兩個值：t-start 和t_shift，分別表示發(fā)送開始以及發(fā)送保持狀態(tài)。復(fù)位鍵按下時設(shè)置到t-start 狀態(tài)，并將發(fā)送數(shù)據(jù)位設(shè)為“1”， 發(fā)送的數(shù)據(jù)位數(shù)計數(shù)為0，在t-start 狀態(tài)，狀態(tài)機(jī)將處于這一個狀態(tài)并等待波特率計數(shù)信號的電平上升沿到來。上升沿到來時，依據(jù)t_state 狀態(tài)的不同值做不同處理，如果是t-start 開始狀態(tài)則先讀待發(fā)送的數(shù)據(jù)，并發(fā)送開始位“0”，然后將狀態(tài)轉(zhuǎn)到發(fā)送保持t_shift 狀態(tài)，在發(fā)送保持t_shift 狀態(tài)，不斷判斷發(fā)送的數(shù)據(jù)位數(shù)是否滿8 位，如果滿了則回歸t-start 狀態(tài)，否則繼續(xù)發(fā)送，保持在t_shift 狀態(tài)，為避免干擾將其余情況下的狀態(tài)自動跳轉(zhuǎn)到t-start 狀態(tài)。程序如下：
PROCESS(baud_rate,reset,data)
-- 數(shù)據(jù)發(fā)送部分
VARIABLE t_no:INTEGER RANGE 0 TO 8;
-- 發(fā)送的數(shù)據(jù)各位的位序號
作者：Spring 來源：電子發(fā)燒友網(wǎng)
