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概述
數(shù)字上變頻/下變頻（DUC/DDC， digital up convert/ digital down convert）是數(shù)字中頻設(shè)計(jì)的重要組成部分，其功能是將基帶信號(hào)經(jīng)過(guò)內(nèi)插濾波后變到中頻的頻率，或者將中頻的信號(hào)經(jīng)過(guò)抽取濾波后降到基帶的頻率上。系統(tǒng)設(shè)計(jì)者經(jīng)常面臨的問(wèn)題是天線數(shù)目以及載波數(shù)目在不同應(yīng)用場(chǎng)景下會(huì)改變，此時(shí)FPGA則提供了一種非常靈活的設(shè)計(jì)實(shí)現(xiàn)手段。本文的主要目的就是介紹多天線多載波數(shù)字上下變頻的FPGA實(shí)現(xiàn)方法，以及Altera提供的一種數(shù)字信號(hào)處理的工具，DSP BUILDER。
DUC/DDC的實(shí)現(xiàn)架構(gòu)
以TD-SCDMA的DUC/DDC為例，基帶頻率1.28MHz, 4天線9載波，60倍上變頻，30倍下變頻的情況下，DUC的架構(gòu)如圖1所示
圖1，DUC的架構(gòu)
首先4天線9載波，每個(gè)載波分IQ兩路，一共4×9×2＝72個(gè)通道，這72個(gè)通道的數(shù)據(jù)先由duc_input_mux模塊復(fù)合到一路上，輸入到duc_rrc_filter上，做2倍內(nèi)插以及根升余弦濾波，這是一個(gè)121階的濾波器；輸出結(jié)果分成4路，分別送到4個(gè)int5_filter（61階）模塊中，做5倍內(nèi)插及補(bǔ)償濾波；這4個(gè)濾波器的輸出再被分成24路，送進(jìn)int6_filter（41階）模塊中，做6倍內(nèi)插及濾波；其結(jié)果進(jìn)入混頻模塊mixer，與NCO產(chǎn)生的中頻信號(hào)混頻后作為最終結(jié)果輸出。
DDC的架構(gòu)如圖2所示
圖2，DDC的架構(gòu)
對(duì)DDC而言，入口是4個(gè)天線下來(lái)的數(shù)據(jù)，經(jīng)過(guò)混頻器區(qū)分到不同頻點(diǎn)上，再由抽取濾波器dec5_filter（41階）做5倍抽取以及濾波；結(jié)果復(fù)合到3路上，由3個(gè)dec3_filter（61階）做3倍抽取濾波；最后由ddc_rrc_filter（121階）做兩倍抽取以及濾波。
我們可以看出，對(duì)DUC/DDC而言，主要模塊是FIR濾波器，混頻器，以及數(shù)控振蕩器NCO，復(fù)用解復(fù)用邏輯占用的資源非常小。濾波器占用了大部分資源，包括查找表，寄存器，RAM，乘法器。因此優(yōu)化濾波器設(shè)計(jì)，以節(jié)省資源，用盡量小規(guī)模的FPGA實(shí)現(xiàn)更多通道的數(shù)字上下變頻，成為主要的實(shí)現(xiàn)難度。
